專利名稱：一種減少存儲控制器接口占用的方法及高速存儲器的制作方法
技術(shù)領域：
本發(fā)明涉及計算機技術(shù)領域，更具體的說，涉及一種減少存儲控制器接口占用的方法及高速存儲器。
背景技術(shù)：
高速存儲器在計算機和電信設備中有著廣泛的應用，根據(jù)高速存儲器的用途，可將高速存儲器劃分為SDRAM (Synchronous Dynamic Random Access Memory,同步動態(tài)隨機存取存儲器)、SSRAM(synchronous static random access memory,同步靜態(tài)隨機存取存儲器)等。目前，現(xiàn)有方案中通過使用一個輸入/輸出接口來外接多片高速存儲器，來滿足 設備所需的容量要求。以DDR3SDRAM(第三代同步動態(tài)隨機存取存儲器)的使用場景為例地址線、控制線和時鐘線采用I驅(qū)多的拓撲結(jié)構(gòu)，如最高I驅(qū)36 ;數(shù)據(jù)線采用I驅(qū)1，或，少量拓撲的I驅(qū)多的拓撲結(jié)構(gòu)，如，最高I驅(qū)4。但這種方式，在存儲器的控制器上數(shù)據(jù)線占用的輸入/輸出接口數(shù)量較多，限制了最大可外接的存儲器數(shù)量；另外，數(shù)據(jù)線采用I驅(qū)4的拓撲結(jié)構(gòu)時，在2G bit/s以及更高的數(shù)據(jù)速率場景下，會出現(xiàn)嚴重的高速信號質(zhì)量問題，在更高的數(shù)據(jù)速率下，數(shù)據(jù)線只能按I驅(qū)I的方式工作，外接存儲器的數(shù)量和控制器輸入/輸出管腳占用會進一步受到限制。在實現(xiàn)本發(fā)明過程中，發(fā)明人發(fā)現(xiàn)現(xiàn)有技術(shù)中至少存在如下問題現(xiàn)有方案中為了滿足設備所需存儲器的容量要求，占用的存儲器的控制器接口數(shù)量較多，帶來更多信號質(zhì)量問題。

發(fā)明內(nèi)容
本發(fā)明的實施例提供了一種減少存儲控制器接口占用的方法及高速存儲器，不僅減少了對存儲器的控制器輸入輸出接口的占用，還有效的增加了外接的存儲器數(shù)量。本發(fā)明實施例提供的技術(shù)方案如下本發(fā)明一方面提供了一種減少控制器接口占用的方法，該方法包括將存儲器中上級存儲器的輸出數(shù)據(jù)總線與下級存儲器的輸入數(shù)據(jù)總線串行連接；所述存儲器中輸入數(shù)據(jù)總線和輸出數(shù)據(jù)總線分離；地址線、控制線以及時鐘線公用，并采用一驅(qū)多的拓撲結(jié)構(gòu)；在所述存儲器外部接口上設置存儲器的級聯(lián)ID作為片選指示；根據(jù)所述級聯(lián)ID確定自身是否為控制器訪問的存儲器。本發(fā)明另一方面提供了一種高速存儲器，包括存儲部件，由若干存儲器組成，上級存儲器的輸出數(shù)據(jù)總線與下級存儲器的輸入數(shù)據(jù)總線串行連接；所述存儲器中輸入數(shù)據(jù)總線和輸出數(shù)據(jù)總線分離；總線部件，包括地址線、控制線以及時鐘線，所述地址線、控制線以及時鐘線公用，并采用一驅(qū)多的拓撲結(jié)構(gòu)；
接口部件，所述接口部件為存儲器外部接口，具有用于片選指示的級聯(lián)ID ；控制部件，用于根據(jù)所述級聯(lián)ID確定自身是否為控制器訪問的存儲器。由上述本發(fā)明的實施例提供的技術(shù)方案可以看出，本發(fā)明采用存儲器數(shù)據(jù)總線串行連接的方式，在存儲器為輸入輸出數(shù)據(jù)總線分離的基礎上，將上級存儲器的輸出數(shù)據(jù)總線與下級存儲器的輸入數(shù)據(jù)總線相連；地址線 、控制線以及時鐘線公用，并采用一驅(qū)多的拓撲結(jié)構(gòu)；并在存儲器接口上設置存儲器的級聯(lián)ID作為片選指示，使得存儲器能夠根據(jù)級聯(lián)ID確定自身是否為控制器訪問的存儲器。本發(fā)明技術(shù)方案的實現(xiàn)，不僅能夠在有大量存儲器需求的場景中有效增加外接存儲器數(shù)量，還能夠減少對控制器輸入輸出接口的占用。


為了更清楚地說明本發(fā)明實施例的技術(shù)方案，下面將對實施例描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的一些實施例，對于本領域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動性的前提下，還可以根據(jù)這些附圖獲得其他的附圖。圖I為本發(fā)明實施例所述減少控制器接口占用的方法的流程圖；圖2為本發(fā)明實施例所述方法的連接示意圖；圖3為本發(fā)明實施例存儲器內(nèi)部結(jié)構(gòu)示意圖；圖4為本發(fā)明實施例的訪問時序圖；圖5為本發(fā)明實施例所述方法的連接示意圖；圖6為本發(fā)明實施例所述方法的連接示意圖；圖7為本發(fā)明實施例所述高速存儲器的結(jié)構(gòu)示意圖。
具體實施例方式下面將結(jié)合本發(fā)明實施例中的附圖，對本發(fā)明實施例中的技術(shù)方案進行清楚、完整地描述，顯然，所描述的實施例僅僅是本發(fā)明一部分實施例，而不是全部的實施例。基于本發(fā)明中的實施例，本領域普通技術(shù)人員在沒有作出創(chuàng)造性勞動前提下所獲得的所有其他實施例，都屬于本發(fā)明保護的范圍。本發(fā)明實施例提供一種減少存儲控制器接口占用的方法及高速存儲器，通過針對地址線采用I驅(qū)多的拓撲形式，數(shù)據(jù)線采用單向級聯(lián)形式的結(jié)構(gòu)，在多存儲器需求的場景中可擴展可連接的存儲器數(shù)量。此外，在高速數(shù)據(jù)線必須I驅(qū)I拓撲形式連接的場景中，使得可外接存儲器數(shù)量、存儲器控制器的輸入輸出接口的占用數(shù)量、存儲器的管腳數(shù)量、訪問延遲、訪問帶寬等各參數(shù)間達到一種更有益的平衡。如圖I所示，本發(fā)明實施例提出一種減少控制器接口占用的方法，該方法包括100、將存儲器中上級存儲器的輸出數(shù)據(jù)總線與下級存儲器的輸入數(shù)據(jù)總線串行連接；所述存儲器中輸入數(shù)據(jù)總線和輸出數(shù)據(jù)總線分離；101、地址線、控制線以及時鐘線公用，并采用一驅(qū)多的拓撲結(jié)構(gòu)；102、在存儲器外部接口上設置存儲器的級聯(lián)ID作為片選指示；103、根據(jù)級聯(lián)ID確定自身是否為控制器訪問的存儲器。其中，本發(fā)明實施例中所述存儲器中輸入數(shù)據(jù)總線和輸出數(shù)據(jù)總線不僅包括并行數(shù)據(jù)總線，也適用于串行數(shù)據(jù)總線。具體的，可以參見圖2所示的連接方法來實現(xiàn)上述技術(shù)方案。從圖2可以看出，通過上述方法實現(xiàn)的一組高速存儲器中，控制器只需要與第一組的輸入數(shù)據(jù)總線和最后一組的輸出數(shù)據(jù)總線相連，從而達到節(jié)約控制器輸入輸出接口，可擴展外掛存儲器數(shù)量的發(fā)明目的。此外，本發(fā)明實施例中提出將地址線、控制線以及時鐘線公用，公用的地址、控制線和同步系統(tǒng)時鐘，可以保證級聯(lián)的存儲器之間采用流水型的訪問時序，以適應高速存儲器的數(shù)據(jù)處理需求。針對公用的地址和控制線，可以采用鏈狀的拓撲形式進行布線，在級聯(lián)的兩片RAM
間的地址和控制線與數(shù)據(jù)線在布線時需要保持大致等長，存儲器的輸出端保持數(shù)據(jù)相對于輸入系統(tǒng)時鐘的的同相位輸出，以便下一級存儲器進行正常采樣。具體的，以基于SDRAM結(jié)構(gòu)為例，圖3所示為本發(fā)明實施例提出的存儲器內(nèi)部結(jié)構(gòu)示意圖；本發(fā)明實施例所述步驟102可以包括在存儲器外部接口中新增n個ID管腳(圖3中的ID管腳)，連接至固定電平；n值取決于希望最大級聯(lián)存儲器的片數(shù)，最大級聯(lián)存儲器的片數(shù)為2~n ；在所述存儲器之間串行連接時，第一片存儲器的ID管腳接為00......0，第二片
存儲器的ID管腳接為00......1，以此類推，每新增一片存儲器ID增加I。需要說明的是，級聯(lián)的每個存儲器均可以按照上述方案配置新增的ID管腳，從而實現(xiàn)在存儲器接口上設置存儲器的級聯(lián)ID。此外，為了實現(xiàn)ID的比對功能，所述方法還可以包括在所述存儲器的訪問接口上設置n個用于接收所述控制器發(fā)送的尋址信息的Addr_ID管腳(圖3中的Addr_ID管腳)，在本發(fā)明實施例中尋址信息用Addr_ID來表示；所述Addr_ID管腳由時鐘采樣，與控制器之間采用一驅(qū)多連接方式；n值取決于希望最大級聯(lián)存儲器的片數(shù)，所述最大級聯(lián)存儲器的片數(shù)為2~n，Addr_ID管腳與ID管腳數(shù)量相同。為實現(xiàn)ID的比對功能，還可以通過如下方式來實現(xiàn)對控制器發(fā)送的尋址信息的獲取在所述存儲器的地址或控制信號傳輸?shù)臅r序中，增加所述控制器發(fā)送的Addr_ID，通過傳輸?shù)臅r序可以獲得所述控制器的尋址信息。本發(fā)明實施例中所述存儲器根據(jù)所述級聯(lián)ID確定自身是否為控制器訪問的存儲器，是通過比較Addr_ID與ID是否一致來確定的；在判斷所述Addr_ID與ID —致時，確定所述控制器訪問的是本片存儲器，并對memory array (存儲陣列)進行讀寫操作；在所述Addr_ID與ID不一致時，確定所述控制器訪問的不是本片存儲器。具體的，在所述Addr_ID與ID不一致時，所述方法還可以包括在所述Addr_ID與ID不一致時，根據(jù)所述Addr_ID與ID的比較結(jié)果確定存儲器內(nèi)部的ID_Result信號；在所述Addr_ID小于ID時，讀指令透傳輸入數(shù)據(jù)，寫指令不操作；在所述Addr_ID大于ID時，讀指令不操作，寫指令透傳輸入數(shù)據(jù)。
具體的，存儲器的數(shù)據(jù)輸入輸出端依據(jù)下表中的ID比較結(jié)果進行判斷操作
ID—Result讀指令寫指令
AddrID = ID讀操作寫操作
Addr ID < ID透傳輸入數(shù) 據(jù)不操作
Addr ID > ID不操作透傳輸入數(shù)據(jù)具體的說，本發(fā)明實施例所述方法還可以包括在所述存儲器收到所述控制器的訪問指令時，根據(jù)自身級聯(lián)ID確定將所述訪問指令執(zhí)行幾個單位延遲；其中，所述單位延遲是指從輸入數(shù)據(jù)透傳到輸出數(shù)據(jù)所需的最小時鐘周期數(shù)；所述存儲器對所述訪問指令延遲后，執(zhí)行所述訪問指令。進一步的說，存儲器內(nèi)部的延遲是指，因為控制/數(shù)據(jù)的不同拓撲結(jié)構(gòu)，控制信號會先于數(shù)據(jù)信號到達存儲器，所以存儲器收到控制指令后必須做指令延遲，直到數(shù)據(jù)到達后才執(zhí)行指令，延時與級聯(lián)中的位置相關，第m片就需要延遲m個單位延遲，單位延遲是指輸入數(shù)據(jù)透傳到輸出數(shù)據(jù)上所需的最小時鐘周期數(shù)，一般為I。也就是說，串聯(lián)的多個存儲器之間使用公用的地址、控制總線和同步系統(tǒng)時鐘，采用流水的訪問形式，以單位延遲為I為例，控制器cycleO時下發(fā)的指令,在cycleO時在存儲器0中得到處理，cyclel時在存儲器I中得到處理，同時存儲器0開始處理下一個指令。第m片存儲器需要將控制器指令在芯片內(nèi)部延遲m個cycle處理。與此對應，由于存儲器采用了級聯(lián)的拓撲結(jié)構(gòu)，控制器必須延遲相應的周期數(shù)以保證正常采樣數(shù)據(jù)。也就是說，級聯(lián)的存儲器越多，數(shù)據(jù)線經(jīng)過的存儲器也越多，會增加越多的單位延遲，這樣返回到控制器的數(shù)據(jù)就會越慢，控制器采樣時需要確定出這段延遲，才能實現(xiàn)時序流水的操作。因此，本發(fā)明實施例所述方法還包括所述控制器根據(jù)級聯(lián)存儲器的數(shù)量來配置寄存器，以便確定對所述存儲器返回數(shù)據(jù)的采樣延遲。每新增一片級聯(lián)存儲器會增加I個單位延遲的指令-返回數(shù)據(jù)延遲。圖4所示為控制器的訪問時序圖，圖4中總級聯(lián)存儲器的數(shù)量為k，上半部分為讀第m片存儲器的時序，下半部分為寫第m片存儲器的時序，實際讀寫指令在第m片存儲器中延遲m個cycle執(zhí)行；DI表示輸入數(shù)據(jù)線，DO表示輸出數(shù)據(jù)線。圖中的條件為暫定讀指令-數(shù)據(jù)延遲為Icycle ;寫指令-數(shù)據(jù)同步；暫定采用單延采樣。另外，真實的訪問時序還需要加上讀延遲和寫延遲，除每增加一片級聯(lián)的存儲器會導致延遲訪問延遲增加一個單位延遲外，其余控制器的訪問時序操作與外接單片存儲器時沒有差別。在本發(fā)明的另一個實施例中，基于現(xiàn)有的QDR SSRAM(四倍速率同步靜態(tài)存儲器)技術(shù)，本發(fā)明提出的技術(shù)方案還可以擴展為圖5所示的讀寫總線分離的級聯(lián)存儲器結(jié)構(gòu)。其中，在該實施例中存儲器內(nèi)部結(jié)構(gòu)中的ID比對功能、指令延遲功能與圖2所述方法實施例中的結(jié)構(gòu)保持一致，數(shù)據(jù)輸入輸出端依據(jù)ID比較結(jié)果進行讀寫操作的規(guī)則可以變更為下表所示
權(quán)利要求
1.一種減少控制器接口占用的方法，其特征在于，包括 將存儲器中上級存儲器的輸出數(shù)據(jù)總線與下級存儲器的輸入數(shù)據(jù)總線串行連接；所述存儲器中輸入數(shù)據(jù)總線和輸出數(shù)據(jù)總線分離； 地址線、控制線以及時鐘線公用，并采用一驅(qū)多的拓撲結(jié)構(gòu)； 在所述存儲器外部接口上設置存儲器的級聯(lián)ID作為片選指示； 根據(jù)所述級聯(lián)ID確定自身是否為控制器訪問的存儲器。
2.根據(jù)權(quán)利要求I所述的方法，其特征在于，所述存儲器外部接口上設置存儲器的級聯(lián)ID作為片選指示，包括 在存儲器外部新增n個ID管腳，連接至固定電平；n值取決于希望最大級聯(lián)存儲器的片數(shù)，所述最大級聯(lián)存儲器的片數(shù)為2~n ； 在所述存儲器之間串行連接時，第一片存儲器的ID管腳接為OO......0，第二片存儲器的ID管腳接為00......1，以此類推，每新增一片存儲器ID增加I。
3.根據(jù)權(quán)利要求2所述的方法，其特征在于，所述方法還包括 在所述存儲器的訪問接口上設置n個用于接收所述控制器發(fā)送的尋址信息Addr_ID的Addr_ID管腳，所述Addr_ID管腳由時鐘采樣，與控制器之間采用一驅(qū)多的連接方式；n值取決于希望最大級聯(lián)存儲器的片數(shù)，所述最大級聯(lián)存儲器的片數(shù)為2~n ;或者， 在所述存儲器的地址或控制信號傳輸?shù)臅r序中增加所述控制器發(fā)送的Addr_ID，以便所述存儲器獲得所述控制器的尋址信息。
4.根據(jù)權(quán)利要求3所述的方法，其特征在于，所述根據(jù)所述級聯(lián)ID確定自身是否為控制器訪問的存儲器，包括 判斷Addr_ID與ID是否一致； 在所述Addr_ID與ID —致時，確定所述控制器訪問的是本片存儲器，并對存儲陣列進行讀寫操作； 在所述Addr_ID與ID不一致時，確定所述控制器訪問的不是本片存儲器。
5.根據(jù)權(quán)利要求4所述的方法，其特征在于，在所述Addr_ID與ID不一致時，所述方法還包括 在所述Addr_ID小于ID時，讀指令透傳輸入數(shù)據(jù)，寫指令不操作； 在所述Addr_ID大于ID時，讀指令不操作，寫指令透傳輸入數(shù)據(jù)。
6.根據(jù)權(quán)利要求I或4所述的方法，其特征在于，所述方法還包括 在所述存儲器收到所述控制器的訪問指令時，根據(jù)自身級聯(lián)ID確定將所述訪問指令執(zhí)行幾個單位延遲；其中，所述單位延遲是指從輸入數(shù)據(jù)透傳到輸出數(shù)據(jù)所需的最小時鐘周期數(shù)； 所述存儲器對所述訪問指令延遲后，執(zhí)行所述訪問指令。
7.根據(jù)權(quán)利要求I或6所述的方法，其特征在于，所述方法還包括 所述控制器根據(jù)級聯(lián)存儲器的數(shù)量來配置寄存器，以便確定對所述存儲器返回數(shù)據(jù)的采樣延遲。
8.根據(jù)權(quán)利要求I至7中任一所述的方法，其特征在于，所述方法還包括 將公用的所述地址線和控制線布線成鏈狀的拓撲形式，級聯(lián)的兩片存儲器之間的地址線和控制線與數(shù)據(jù)線在布線時保持大致等長；所述存儲器的輸出端保持數(shù)據(jù)相對于輸入系統(tǒng)時鐘的同相位輸出，以便下一級存儲器進行正常采樣。
9.一種高速存儲器，其特征在于，包括 存儲部件，由若干存儲器組成，上級存儲器的輸出數(shù)據(jù)總線與下級存儲器的輸入數(shù)據(jù)總線串行連接；所述存儲器中輸入數(shù)據(jù)總線和輸出數(shù)據(jù)總線分離； 總線部件，包括地址線、控制線以及時鐘線，所述地址線、控制線以及時鐘線公用，并采用一驅(qū)多的拓撲結(jié)構(gòu)； 接口部件，所述接口部件為存儲器外部接口，具有用于片選指示的級聯(lián)ID ； 控制部件，用于根據(jù)所述級聯(lián)ID確定自身是否為控制器訪問的存儲器。
10.根據(jù)權(quán)利要求9所述的高速存儲器，其特征在于，所述高速存儲器還包括 配置部件，用于在存儲器外部接口上設置n個ID管腳，連接至固定電平；n值取決于希望最大級聯(lián)存儲器的片數(shù)，最大級聯(lián)存儲器的片數(shù)為2~n ； 所述配置部件還用于 在所述存儲器訪問接口上設置n個用于接收所述控制器發(fā)送的尋址信息Addr_ID的Addr_ID管腳，所述管腳由時鐘采樣，與控制器之間采用一驅(qū)多連接方式；n值取決于希望最大級聯(lián)存儲器的片數(shù)，最大級聯(lián)存儲器的片數(shù)為2~n。
11.根據(jù)權(quán)利要求10所述的高速存儲器，其特征在于，所述控制部件包括 判定單元，用于比較Addr_ID與ID是否一致； 執(zhí)行單元，用于在所述Addr_ID與ID —致時，確定所述控制器訪問的是本片存儲器，并對memory array進行讀寫操作；在所述Addr_ID與ID不一致時,確定所述控制器訪問的不是本片存儲器。
12.根據(jù)權(quán)利要求11所述的高速存儲器，其特征在于，所述執(zhí)行單元還用于 在所述Addr_ID小于ID時，讀指令透傳輸入數(shù)據(jù)，寫指令不操作； 在所述Addr_ID大于ID時，讀指令不操作，寫指令透傳輸入數(shù)據(jù)。
13.根據(jù)權(quán)利要求11所述的高速存儲器，其特征在于，所述控制部件還用于 在所述存儲器收到所述控制器的訪問指令時，根據(jù)自身級聯(lián)ID確定將所述訪問指令執(zhí)行幾個單位延遲；其中，所述單位延遲是指從輸入數(shù)據(jù)透傳到輸出數(shù)據(jù)所需的最小時鐘周期數(shù)； 所述存儲器對所述訪問指令延遲后，執(zhí)行所述訪問指令。
全文摘要
本發(fā)明公開了一種減少控制器接口占用的方法及高速存儲器，該方法包括將存儲器中上級存儲器的輸出數(shù)據(jù)總線與下級存儲器的輸入數(shù)據(jù)總線串行連接；地址線、控制線以及時鐘線公用，并采用一驅(qū)多的拓撲結(jié)構(gòu)；存儲器中輸入數(shù)據(jù)總線和輸出數(shù)據(jù)總線分離；在存儲器接口上增加存儲器的級聯(lián)ID作為片選指示；根據(jù)級聯(lián)ID確定自身是否為控制器訪問的存儲器。本發(fā)明技術(shù)方案的實現(xiàn)，不僅能夠在有大量存儲器需求的場景中，有效增加外接存儲器數(shù)量，還能夠減少對控制器輸入輸出接口的占用。
文檔編號G06F13/16GK102736996SQ20111044506
公開日2012年10月17日 申請日期2011年12月27日 優(yōu)先權(quán)日2011年12月27日
發(fā)明者丁超 申請人:華為技術(shù)有限公司