專利名稱：一種測(cè)試單包正則匹配邏輯的系統(tǒng)和方法
技術(shù)領(lǐng)域：
本發(fā)明屬于邏輯測(cè)試領(lǐng)域，具體涉及一種測(cè)試單包正則匹配邏輯的系統(tǒng)和方法。
背景技術(shù)：
邏輯的功能需求一般可以翻譯為“施加某種激勵(lì)，邏輯應(yīng)當(dāng)做出某種響應(yīng)”的形式。為了驗(yàn)證邏輯需求規(guī)格書(shū)中的某項(xiàng)功能需求是否實(shí)現(xiàn)，需要給邏輯施加相應(yīng)的各種激勵(lì)數(shù)據(jù)(如，配置寄存器、向邏輯發(fā)送數(shù)據(jù)包等)，然后判斷邏輯的相應(yīng)數(shù)據(jù)是否與需求規(guī)格書(shū)中所定義的一致。如果施加給邏輯的激勵(lì)數(shù)據(jù)是充分的，且邏輯對(duì)激勵(lì)的響應(yīng)是正確的話，則該條邏輯功能就被正確地實(shí)現(xiàn)了。邏輯測(cè)試的通過(guò)需要滿足邏輯對(duì)激勵(lì)的相應(yīng)的正確性及施加給邏輯的激勵(lì)的充分性兩個(gè)條件。專利號(hào)“CN201010614485.5”、發(fā)明名稱“基于正則表達(dá)式組和控制邏輯的內(nèi)容抽取方法”公開(kāi)了一種基于正則表達(dá)式組和控制邏輯的內(nèi)容抽取方法，可用于網(wǎng)頁(yè)、半結(jié)構(gòu)化數(shù)據(jù)的內(nèi)容定位、匹配及抽取。本發(fā)明提供的方案包括所述方法基于正則表達(dá)式組和控制邏輯；所述方法對(duì)文檔元素進(jìn)行自外而內(nèi)的層層定位，每一次定位包括如下要素匹配點(diǎn)， 觸發(fā)操作，邏輯控制。本發(fā)明提供的方案有三方面的技術(shù)優(yōu)勢(shì)第一，正則表達(dá)式不需要構(gòu)建DOM Tree，匹配速度快；第二，用一組正則表達(dá)式并加入控制邏輯，讓每個(gè)正則表達(dá)式在匹配成功時(shí)執(zhí)行特定的邏輯，使得能夠抽取更多形式下的內(nèi)容；第三，本發(fā)明的控制邏輯的具體規(guī)則可由使用者自己定制，靈活度更大。專利號(hào)“CN201010580832.7”、發(fā)明名稱“一種正則表達(dá)式匹配的方法及裝置”公開(kāi)了一種正則表達(dá)式匹配的方法及裝置，該方法包括輸入待匹配報(bào)文及DFA狀態(tài)表，DFA狀態(tài)表包括狀態(tài)遷移表，其包括正則表達(dá)式匹配過(guò)程中的所有狀態(tài)地址和各個(gè)狀態(tài)之間的遷移關(guān)系；判斷當(dāng)前狀態(tài)對(duì)應(yīng)的數(shù)據(jù)類型，包括單個(gè)字符Char型和多個(gè)字符Str型，Str型對(duì)應(yīng)的數(shù)據(jù)為連續(xù)的多個(gè)字符；若是Str型，則將待匹配報(bào)文中當(dāng)前狀態(tài)的多個(gè)字符值與匹配條件進(jìn)行匹配處理，當(dāng)匹配時(shí)，遷移至符合匹配條件的下一狀態(tài)；若是Char型，則將待匹配報(bào)文中當(dāng)前狀態(tài)的單個(gè)字符值與匹配條件進(jìn)行匹配處理，當(dāng)匹配時(shí)，遷移至符合匹配條件的下一狀態(tài)；當(dāng)下一狀態(tài)為接受態(tài)時(shí)，結(jié)束匹配過(guò)程并輸出匹配成功結(jié)果。該方法匹配速度快、效率高，DFA表項(xiàng)占用的存儲(chǔ)空間小。但在對(duì)大規(guī)模邏輯的測(cè)試過(guò)程中，由于激勵(lì)數(shù)據(jù)和相應(yīng)數(shù)據(jù)都非常龐大，且相應(yīng)和激勵(lì)的映射關(guān)系也非常復(fù)雜，所以用人工的方法來(lái)分析相應(yīng)是否正確非常困難。本發(fā)明提供了一種測(cè)試方法，把激勵(lì)產(chǎn)生器所產(chǎn)生的激勵(lì)數(shù)據(jù)同時(shí)作用于參考模型(模擬被測(cè)邏輯)和邏輯系統(tǒng)(被測(cè)邏輯)，然后通過(guò)相應(yīng)比較器比較參考模型和被測(cè)邏輯的相應(yīng)是否一致。如果兩者的相應(yīng)是一致的，則說(shuō)明該被測(cè)邏輯正確相應(yīng)了該激勵(lì)數(shù)據(jù)；否則，如果比較結(jié)果不一致，則被測(cè)邏輯和參考邏輯必然有一個(gè)的相應(yīng)是不符合邏輯需求規(guī)格書(shū)，需要查找問(wèn)題的根源并重新進(jìn)行測(cè)試。前述的將參考模型的相應(yīng)數(shù)據(jù)與被測(cè)邏輯的相應(yīng)數(shù)據(jù)進(jìn)行比較來(lái)分析被測(cè)邏輯的響應(yīng)是否正確的方法，是高效率的一種邏輯系統(tǒng)測(cè)試的方法。

發(fā)明內(nèi)容
本發(fā)明克服現(xiàn)有技術(shù)的不足，采用systemVerilog語(yǔ)言實(shí)現(xiàn)激勵(lì)產(chǎn)生器、參考模型、響應(yīng)分析器、規(guī)則存儲(chǔ)器件仿真模型和PCIe仿真模型。本發(fā)明提供了一種測(cè)試單包正則匹配邏輯的系統(tǒng)，包括激勵(lì)產(chǎn)生器、被測(cè)邏輯、參考模型、響應(yīng)分析器，激勵(lì)產(chǎn)生器對(duì)被測(cè)邏輯、參考模型產(chǎn)生相同的帶約束的隨機(jī)報(bào)文，響應(yīng)分析器接收并比較被測(cè)邏輯和所述參考模型輸出。本發(fā)明提供的測(cè)試單包正則匹配邏輯的系統(tǒng)，被測(cè)邏輯、參考模型實(shí)現(xiàn)單包正則匹配的方式一樣。本發(fā)明提供的測(cè)試單包正則匹配邏輯的系統(tǒng)，該系統(tǒng)包括規(guī)則存儲(chǔ)器件仿真模型，用于向被測(cè)邏輯、參考模型輸入同樣的規(guī)則。本發(fā)明提供的測(cè)試單包正則匹配邏輯的系統(tǒng)，該系統(tǒng)包括模擬PCIe總線特性的 PCIe仿真模型。本發(fā)明還提供了一種測(cè)試單包正則匹配邏輯的方法，PCIe仿真模型模擬PCIe總線特性，接收主機(jī)命令包括寫(xiě)命令和讀命令。本發(fā)明提供的測(cè)試單包正則匹配邏輯的方法，所述寫(xiě)命令可配置被測(cè)邏輯和參考模型中的使能和控制信號(hào)以及DFA規(guī)則；所述讀命令用于讀去邏輯內(nèi)部狀態(tài)。本發(fā)明提供的測(cè)試單包正則匹配邏輯的方法，激勵(lì)產(chǎn)生器產(chǎn)生帶約束的隨機(jī)報(bào)文，以一定時(shí)鐘頻率發(fā)送到所述被測(cè)邏輯輸入接口上，報(bào)文負(fù)載可根據(jù)正則式產(chǎn)生，那么這個(gè)報(bào)文一定能夠匹配該條規(guī)則。本發(fā)明提供的測(cè)試單包正則匹配邏輯的方法，所述參考模型用軟件實(shí)現(xiàn)單包正則匹配功能，實(shí)現(xiàn)方式與所述被測(cè)邏輯一樣。本發(fā)明提供的測(cè)試單包正則匹配邏輯的方法，響應(yīng)分析器具有自動(dòng)比較功能，接收被測(cè)邏輯和所述參考模型輸出，通過(guò)解析后進(jìn)行比較，判定是否正確通過(guò)測(cè)試，如果不正確找出問(wèn)題重新進(jìn)行測(cè)試。目前邏輯測(cè)試方法有通過(guò)腳本語(yǔ)言生成激勵(lì)產(chǎn)生器和相應(yīng)分析器(TCL語(yǔ)言)，或者由verilog語(yǔ)言搭建整個(gè)測(cè)試平臺(tái)，由于systemverilog語(yǔ)言是面向?qū)ο蟮倪壿嫓y(cè)試語(yǔ)言，本身具有豐富的隨機(jī)函數(shù)和約束機(jī)制，能夠靈活方便的產(chǎn)生功能強(qiáng)大的測(cè)試平臺(tái)，明顯提高測(cè)試效率，確保產(chǎn)品在短時(shí)間內(nèi)不帶功能缺陷上市。與現(xiàn)有技術(shù)相比，本發(fā)明的有益效果在于1)采用SystemVerilog語(yǔ)言編寫(xiě)的程序效率很高，可以用較少的代碼行數(shù)實(shí)現(xiàn)比較復(fù)雜的功能，提高了驗(yàn)證的效率。2)使用SystemVerilog基于約束的隨機(jī)模擬驗(yàn)證是一種高效的功能驗(yàn)證方法，可以大大提高功能驗(yàn)證效率，使產(chǎn)品上市無(wú)功能缺陷。


圖1是本發(fā)明單包正則匹配功能邏輯示意圖。
具體實(shí)施方式
本發(fā)明采用systemVerilog語(yǔ)言實(shí)現(xiàn)激勵(lì)產(chǎn)生器、參考模型、響應(yīng)分析器、規(guī)則存儲(chǔ)器件仿真模型和PCIe仿真模型(用于主機(jī)與被測(cè)邏輯的交互)。目前邏輯測(cè)試方法有通過(guò)腳本語(yǔ)言生成激勵(lì)產(chǎn)生器和相應(yīng)分析器(TCL語(yǔ)言)，或者由verilog語(yǔ)言搭建整個(gè)測(cè)試平臺(tái)，由于systemverilog語(yǔ)言是面向?qū)ο蟮倪壿嫓y(cè)試語(yǔ)言，本身具有豐富的隨機(jī)函數(shù)和約束機(jī)制，能夠靈活方便的產(chǎn)生功能強(qiáng)大的測(cè)試平臺(tái)，明顯提高測(cè)試效率，確保產(chǎn)品在短時(shí)間內(nèi)不帶功能缺陷上市。圖1是本發(fā)明單包正則匹配功能邏輯示意圖，該測(cè)試單包正則匹配邏輯的系統(tǒng)， 包括激勵(lì)產(chǎn)生器、被測(cè)邏輯、參考模型、響應(yīng)分析器、規(guī)則存儲(chǔ)器件仿真模型和模擬PCIe總線特性的PCIe仿真模型，激勵(lì)產(chǎn)生器對(duì)被測(cè)邏輯、參考模型產(chǎn)生相同的帶約束的隨機(jī)報(bào)文，響應(yīng)分析器接收并比較被測(cè)邏輯和所述參考模型輸出，同時(shí)被測(cè)邏輯、參考模型實(shí)現(xiàn)單包正則匹配的方式一樣。為了解決現(xiàn)有問(wèn)題，本發(fā)明采用如下步驟l)PCIe仿真模型模擬PCIe總線特性，接收主機(jī)命令包括寫(xiě)命令和讀命令(通過(guò)讀寫(xiě)寄存器的方式)，寫(xiě)命令可配置被測(cè)邏輯和參考模型中的使能和控制信號(hào)以及DFA規(guī)則， 讀命令用于讀去邏輯內(nèi)部狀態(tài)。2)激勵(lì)產(chǎn)生器產(chǎn)生帶約束的隨機(jī)報(bào)文，以一定時(shí)鐘頻率發(fā)送到被測(cè)邏輯輸入接口上，報(bào)文負(fù)載可根據(jù)正則式產(chǎn)生，那么這個(gè)報(bào)文一定能夠匹配該條規(guī)則。3)參考模型用軟件實(shí)現(xiàn)單包正則匹配功能，實(shí)現(xiàn)方式與被測(cè)邏輯一樣。4)響應(yīng)分析器具有自動(dòng)比較功能，接收被測(cè)邏輯和參考模型輸出，通過(guò)解析后進(jìn)行比較，如果正確通過(guò)測(cè)試，如果不正確找出問(wèn)題重新進(jìn)行測(cè)試。本發(fā)明采用SystemVerilog語(yǔ)言編寫(xiě)的程序效率很高，可以用較少的代碼行數(shù)實(shí)現(xiàn)比較復(fù)雜的功能，提高了驗(yàn)證的效率。使用SystemVerilog基于約束的隨機(jī)模擬驗(yàn)證是一種高效的功能驗(yàn)證方法，可以大大提高功能驗(yàn)證效率，使產(chǎn)品上市無(wú)功能缺陷。以上實(shí)施例僅用以說(shuō)明本發(fā)明的技術(shù)方案而非對(duì)其限制，盡管參照上述實(shí)施例對(duì)本發(fā)明進(jìn)行了詳細(xì)的說(shuō)明，所述領(lǐng)域的普通技術(shù)人員應(yīng)當(dāng)理解依然可以對(duì)本發(fā)明的具體實(shí)施方式
進(jìn)行修改或者同等替換，而未脫離本發(fā)明精神和范圍的任何修改或者等同替換， 其均應(yīng)涵蓋在本發(fā)明的權(quán)利要求范圍當(dāng)中。
權(quán)利要求
1.一種測(cè)試單包正則匹配邏輯的系統(tǒng)，包括激勵(lì)產(chǎn)生器、被測(cè)邏輯、參考模型、響應(yīng)分析器，其特征在于，激勵(lì)產(chǎn)生器對(duì)被測(cè)邏輯、參考模型產(chǎn)生相同的帶約束的隨機(jī)報(bào)文，響應(yīng)分析器接收并比較被測(cè)邏輯和所述參考模型輸出。
2.根據(jù)權(quán)利要求1所述的系統(tǒng)，其特征在于，被測(cè)邏輯、參考模型實(shí)現(xiàn)單包正則匹配的方式一樣。
3.根據(jù)權(quán)利要求1-2所述的系統(tǒng)，其特征在于，該系統(tǒng)包括規(guī)則存儲(chǔ)器件仿真模型，用于向被測(cè)邏輯、參考模型輸入同樣的規(guī)則。
4.根據(jù)權(quán)利要求1-3所述的系統(tǒng)，其特征在于，該系統(tǒng)包括模擬PCIe總線特性的PCIe 仿真模型。
5.根據(jù)權(quán)利要求1-4所述的系統(tǒng)，其特征在于，所述系統(tǒng)是腳本語(yǔ)言生成的響應(yīng)分析ο
6.根據(jù)權(quán)利要求1-5所述的系統(tǒng)，其特征在于，腳本語(yǔ)言是TCL語(yǔ)言。
7.根據(jù)權(quán)利要求1-6所述的系統(tǒng)，其特征在于，腳本語(yǔ)言verilog語(yǔ)言。
8.—種測(cè)試單包正則匹配邏輯的方法，其特征在于，PCIe仿真模型模擬PCIe總線特性，接收主機(jī)命令包括寫(xiě)命令和讀命令。
9.根據(jù)權(quán)利要求8所述的方法，其特征在于，所述寫(xiě)命令可配置被測(cè)邏輯和參考模型中的使能和控制信號(hào)以及DFA規(guī)則；所述讀命令用于讀去邏輯內(nèi)部狀態(tài)。
10.根據(jù)權(quán)利要求8-9所述的方法，其特征在于，激勵(lì)產(chǎn)生器產(chǎn)生帶約束的隨機(jī)報(bào)文， 以一定時(shí)鐘頻率發(fā)送到所述被測(cè)邏輯輸入接口上，報(bào)文負(fù)載可根據(jù)正則式產(chǎn)生，那么這個(gè)報(bào)文一定能夠匹配該條規(guī)則。
11.根據(jù)權(quán)利要求8-10所述的方法，其特征在于，所述參考模型用軟件實(shí)現(xiàn)單包正則匹配功能，實(shí)現(xiàn)方式與所述被測(cè)邏輯一樣。
12.根據(jù)權(quán)利要求8-11所述的方法，其特征在于，響應(yīng)分析器具有自動(dòng)比較功能，接收被測(cè)邏輯和所述參考模型輸出，通過(guò)解析后進(jìn)行比較，判定是否正確通過(guò)測(cè)試，如果不正確找出問(wèn)題重新進(jìn)行測(cè)試。
全文摘要
本發(fā)明提供一種測(cè)試單包正則匹配邏輯的方法，PCIe仿真模型模擬PCIe總線特性，接收主機(jī)命令包括寫(xiě)命令和讀命令。與現(xiàn)有技術(shù)相比，本發(fā)明的有益效果在于1)采用SystemVerilog語(yǔ)言編寫(xiě)的程序效率很高，可以用較少的代碼行數(shù)實(shí)現(xiàn)比較復(fù)雜的功能，提高了驗(yàn)證的效率。2)使用SystemVerilog基于約束的隨機(jī)模擬驗(yàn)證是一種高效的功能驗(yàn)證方法，可以大大提高功能驗(yàn)證效率，使產(chǎn)品上市無(wú)功能缺陷。
文檔編號(hào)G06F11/25GK102495778SQ20111041525
公開(kāi)日2012年6月13日 申請(qǐng)日期2011年12月13日 優(yōu)先權(quán)日2011年12月13日
發(fā)明者張磊, 李鋒偉, 白宗元, 紀(jì)奎, 邵宗有 申請(qǐng)人:曙光信息產(chǎn)業(yè)(北京)有限公司