專利名稱：一種互連延遲寄生參數(shù)的分析方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路工藝技術(shù)領(lǐng)域，尤其涉及一種互連延遲寄生參數(shù)的分析方法。
背景技術(shù)：
在深亞微米集成電路制造過(guò)程中，其各個(gè)制造環(huán)節(jié)均不可避免地存在工藝波動(dòng)， 從而使得互連幾何參數(shù)的實(shí)際值與設(shè)計(jì)值或標(biāo)稱值發(fā)生偏差，其后果輕則影響電路性能， 重則甚至?xí)绊戨娐饭δ?。工藝波?dòng)是帶有隨機(jī)性的，它會(huì)直接造成集成電路物理結(jié)構(gòu)的改變。隨著器件尺寸越來(lái)越小，寄生參數(shù)對(duì)于工藝波動(dòng)的敏感性顯著增加。隨著工藝技術(shù)的演進(jìn)，集成電路設(shè)計(jì)進(jìn)入深亞微米(de印-submicron)技術(shù)時(shí)代， 當(dāng)元件尺寸越做越小時(shí)，工藝波動(dòng)對(duì)于電路性能的影響越來(lái)越顯著，造成良率降低。例如 當(dāng)導(dǎo)線因工藝波動(dòng)的影響而發(fā)生長(zhǎng)度或?qū)挾茸兓瘯r(shí)，導(dǎo)線阻抗或者其他寄生效應(yīng)相對(duì)產(chǎn)生變化，從而導(dǎo)致電路性能改變。這可能使得電路無(wú)法正常運(yùn)作。因此可制造型導(dǎo)向設(shè)計(jì) (Design for Manufacturability，DFM)或者良率導(dǎo)向設(shè)計(jì)(Design for Yield，DFY)，在近年來(lái)變成熱門的話題。其主要目的是在設(shè)計(jì)電路時(shí)，就將制造過(guò)程中可能發(fā)生的工藝波動(dòng)現(xiàn)象考慮進(jìn)來(lái)，利用元件參數(shù)的變化分析，事先評(píng)估對(duì)電路性能的影響，期望能設(shè)計(jì)出有更佳冗余度的電路，以提升良率，降低成本。雖然經(jīng)過(guò)設(shè)計(jì)人員的不懈努力，工藝已經(jīng)日趨成熟穩(wěn)定，但是光波的衍射等問(wèn)題仍然使得加工中存在較大的工藝偏差，直接影響到實(shí)際芯片的性能出現(xiàn)漂移。DFM/DFY針對(duì)的是芯片的生產(chǎn)良率(Manufacture Yield)，而芯片的在片波動(dòng)問(wèn)題，則影響芯片的性能良率(Performance Yield)，即生產(chǎn)出來(lái)能夠滿足最初設(shè)計(jì)指標(biāo)的芯片占生產(chǎn)芯片總數(shù)的比率。在微米工藝加工環(huán)境下，芯片內(nèi)(甚至晶圓內(nèi))基本不存在大的工藝波動(dòng)， 工藝波動(dòng)只存在于各個(gè)加工批次之間。由于原材料(單晶硅)的性能等因素的不同會(huì)出現(xiàn)一些工藝偏差，這些偏差往往可以通過(guò)建立不同工作條件的模型、設(shè)計(jì)時(shí)事先就考慮如何保證各個(gè)工作條件下都滿足設(shè)計(jì)指標(biāo)來(lái)控制。這也就是常用的Slow、Typical、!^ast三個(gè)常用庫(kù)的來(lái)源。但是對(duì)于納米級(jí)工藝，僅僅三個(gè)(或有限幾個(gè))工藝庫(kù)已經(jīng)無(wú)法涵蓋晶圓內(nèi)、芯片內(nèi)較大的工藝波動(dòng)的影響了，需要建立專門針對(duì)于工藝波動(dòng)的模型，建立針對(duì)工藝波動(dòng)的分析方法，才能得到有效的解決。目前的應(yīng)對(duì)方法，對(duì)于物理設(shè)計(jì)，主要采用的DFM設(shè)計(jì)手段就是冗余通孔(Multi-Via)、連線散布(Wire Spreading)、金屬填充(Metal Fill)等。所謂冗余通孔就是盡可能采用多個(gè)通孔，從而避免一旦通孔的加工出現(xiàn)問(wèn)題，導(dǎo)致整條線的電學(xué)特性出現(xiàn)較大偏差。連線散布是盡量把互連線之間的間距拉開(kāi)，均勻分布，避免出現(xiàn)局部區(qū)域連線過(guò)密。 金屬填充是為了在化學(xué)機(jī)械拋光(CMP)時(shí)保證芯片內(nèi)各區(qū)域互連線的性能一致性，在金屬密度較低的區(qū)域加入一些浮空(或接地)的金屬線，以滿足金屬密度的設(shè)計(jì)需求。芯片的在片波動(dòng)是所有這些設(shè)計(jì)難點(diǎn)中最難以把握的。目前業(yè)界主要是采用統(tǒng)計(jì)靜態(tài)時(shí)序分析(Statistical Static Timing Analysis)的方法克服工藝波動(dòng)(Process Variation)。即假定各個(gè)器件之間的工藝參數(shù)波動(dòng)彼此獨(dú)立無(wú)關(guān)，且各個(gè)工藝參數(shù)的波動(dòng)呈現(xiàn)正態(tài)分布(或稱為高斯分布)，由此建立各個(gè)標(biāo)準(zhǔn)單元器件的統(tǒng)計(jì)時(shí)序庫(kù)(Statistical Timing Library)，再提取互連線的統(tǒng)計(jì)性寄生參數(shù)(Statistical Parasitics)，對(duì)整個(gè)設(shè)計(jì)進(jìn)行統(tǒng)計(jì)時(shí)序分析，最終分析出各個(gè)時(shí)序路徑的性能良率(在給定時(shí)鐘周期下，能夠滿足此要求的比率)。但就目前而言，統(tǒng)計(jì)時(shí)序分析仍處于開(kāi)發(fā)的初期階段，各個(gè)方面尚不成熟，而且統(tǒng)計(jì)時(shí)序庫(kù)也需要芯片生產(chǎn)廠家的進(jìn)一步確認(rèn)和支持。本發(fā)明旨在提出一種準(zhǔn)確、消耗資源少、速度快的互連延遲寄生參數(shù)的分析方法。 并且，本發(fā)明旨在分析不同工藝波動(dòng)下寄生參數(shù)和電路性能產(chǎn)生的變化，提出優(yōu)化工藝條件的方法，最終優(yōu)化電路性能。

發(fā)明內(nèi)容
本發(fā)明提出一種互連延遲寄生參數(shù)的分析方法，其特征在于，包括 步驟一辨認(rèn)電路的關(guān)鍵路徑；
步驟二 提取關(guān)鍵路徑的寄生參數(shù)；
步驟三分析工藝波動(dòng)對(duì)寄生參數(shù)和電路性能的影響。其中，進(jìn)一步包括，步驟四提出優(yōu)化工藝條件的方法，優(yōu)化電路性能。其中，所述工藝波動(dòng)指工藝制作流程時(shí)，由于工藝條件發(fā)生的漂移，導(dǎo)致工藝參數(shù)改變，從而造成的互連線的電學(xué)特性波動(dòng)。其中，所述步驟一中電路的關(guān)鍵路徑為在電路中頻繁調(diào)用而且延遲過(guò)長(zhǎng)的電路， 或者產(chǎn)生意外幾率高的線路。其中，所述步驟二中提取關(guān)鍵路徑的寄生參數(shù)的方法包括以下步驟 步驟1 進(jìn)行工藝條件的實(shí)驗(yàn)設(shè)計(jì)；
步驟2 根據(jù)實(shí)驗(yàn)設(shè)計(jì)的設(shè)計(jì)方案，定義版圖和參數(shù)提取所需要的工藝文件； 步驟3 結(jié)合電路版圖和工藝文件分別進(jìn)行集成電路版圖參數(shù)的凈提取，得到工藝波動(dòng)下集成電路版圖的版圖參數(shù)；
步驟4 提取集成電路互連延遲寄生參數(shù)。其中，所述步驟2中工藝文件包括層信息、物理規(guī)則信息所采用的工藝信息。其中，所述步驟3中版圖參數(shù)包括和版圖鄰近效應(yīng)相關(guān)的版圖參數(shù)。其中，所述步驟3中工藝文件通過(guò)軟件提取和轉(zhuǎn)化，獲得工藝層文件。其中，所述步驟4中通過(guò)軟件提取集成電路后道互連延遲參數(shù)，計(jì)算出電路的寄生電阻、寄生電容、寄生電感。本發(fā)明旨在提出一種準(zhǔn)確、消耗資源少、速度快的互連延遲寄生參數(shù)的分析方法。 本發(fā)明還提出優(yōu)化工藝條件的方法，最終優(yōu)化電路性能。


圖1為本發(fā)明互連延遲寄生參數(shù)的分析方法并優(yōu)化電路性能的示意圖。圖2為本發(fā)明互連延遲寄生參數(shù)的分析方法的流程圖。
具體實(shí)施方式
結(jié)合以下具體實(shí)施例和附圖，對(duì)本發(fā)明作進(jìn)一步的詳細(xì)說(shuō)明，本發(fā)明的保護(hù)內(nèi)容不局限于以下實(shí)施例。在不背離發(fā)明構(gòu)思的精神和范圍下，本領(lǐng)域技術(shù)人員能夠想到的變化和優(yōu)點(diǎn)都被包括在本發(fā)明中，并且以所附權(quán)利要求書(shū)為保護(hù)范圍。如圖2所示，本發(fā)明提出一種互連延遲寄生參數(shù)的分析方法，包括 步驟一辨認(rèn)電路的關(guān)鍵路徑；
步驟二 提取關(guān)鍵路徑的寄生參數(shù)；
步驟三分析工藝波動(dòng)對(duì)寄生參數(shù)和電路性能的影響。其中，還進(jìn)一步包括，步驟四根據(jù)分析情況作出判斷，提出優(yōu)化工藝條件的方法， 優(yōu)化電路性能，得到更好的器件。在現(xiàn)有工藝中，工藝波動(dòng)是指工藝制作流程時(shí)，由于工藝條件發(fā)生的漂移，導(dǎo)致工藝參數(shù)改變，從而造成的互連線的電學(xué)特性波動(dòng)。如圖1所示，本實(shí)施例互連延遲寄生參數(shù)的分析方法并優(yōu)化電路性能。(1)首先分析電路，得到電路的關(guān)鍵路徑。電路的關(guān)鍵路徑是指在電路中頻繁調(diào)用，而且延遲過(guò)長(zhǎng)，或者產(chǎn)生意外的幾率比較大的線路。從不同的角度思考，可以得到不同的關(guān)鍵路徑。比如在一個(gè)數(shù)字集成電路中，一條路徑由若干單元和線網(wǎng)組成，路徑的起點(diǎn)和終點(diǎn)一般是觸發(fā)器/鎖存器或I/ 0元胞。路徑時(shí)延指的是信號(hào)經(jīng)過(guò)該路徑的時(shí)間間隔， 它包括兩部分邏輯門本身的門延遲和連線電阻電容引起的延遲(連線延遲在很大程度上與布局有關(guān)，而且它在路徑延遲中所占比例呈上升趨勢(shì)，可高達(dá)70% 80%)。(2)其次，提取關(guān)鍵路徑的寄生參數(shù)；其中，包括如下步驟 (a)進(jìn)行工藝條件的實(shí)驗(yàn)設(shè)計(jì)DoE (Design of Experiments)。(b)根據(jù)DoE實(shí)驗(yàn)的設(shè)計(jì)方案，定義版圖和參數(shù)，通過(guò)Techgen (RCgen)軟件提取所需要的工藝文件Techfile (technology files)。工藝文件中中定義了層信息、物理規(guī)則信息等等所采用工藝的信息。(C)結(jié)合電路版圖和Techfile分別進(jìn)行集成電路版圖參數(shù)的凈提取。進(jìn)而得到工藝波動(dòng)下，集成電路版圖的版圖參數(shù)，版圖參數(shù)包括和版圖鄰近效應(yīng)相關(guān)的版圖參數(shù)。由于受工藝波動(dòng)影響，單位互連線總電阻、總電容和總電感可以表示為
權(quán)利要求
1.一種互連延遲寄生參數(shù)的分析方法，其特征在于，包括步驟一辨認(rèn)電路的關(guān)鍵路徑；步驟二 提取關(guān)鍵路徑的寄生參數(shù)；步驟三分析工藝波動(dòng)對(duì)寄生參數(shù)和電路性能的影響。
2.如權(quán)利要求1所述的互連延遲寄生參數(shù)的分析方法，其特征在于，進(jìn)一步包括，步驟四提出優(yōu)化工藝條件的方法，優(yōu)化電路性能。
3.如權(quán)利要求1所述互連延遲寄生參數(shù)的分析方法，其特征在于，所述工藝波動(dòng)指工藝制作流程時(shí)，由于工藝條件發(fā)生的漂移，導(dǎo)致工藝參數(shù)改變，從而造成的互連線的電學(xué)特性波動(dòng)。
4.如權(quán)利要求1所述互連延遲寄生參數(shù)的分析方法，其特征在于，所述步驟一中電路的關(guān)鍵路徑為在電路中頻繁調(diào)用而且延遲過(guò)長(zhǎng)的電路，或者產(chǎn)生意外幾率高的線路。
5.如權(quán)利要求1所述互連延遲寄生參數(shù)的分析方法，其特征在于，所述步驟二中提取關(guān)鍵路徑的寄生參數(shù)的方法包括以下步驟步驟1 進(jìn)行工藝條件的實(shí)驗(yàn)設(shè)計(jì)；步驟2 根據(jù)實(shí)驗(yàn)設(shè)計(jì)的設(shè)計(jì)方案，定義版圖和參數(shù)提取所需要的工藝文件；步驟3 結(jié)合電路版圖和工藝文件分別進(jìn)行集成電路版圖參數(shù)的凈提取，得到工藝波動(dòng)下集成電路版圖的版圖參數(shù)；步驟4 提取集成電路互連延遲寄生參數(shù)。
6.如權(quán)利要求5所述互連延遲寄生參數(shù)的分析方法，其特征在于，所述步驟2中工藝文件包括層信息、物理規(guī)則信息所采用的工藝信息。
7.如權(quán)利要求5所述互連延遲寄生參數(shù)的分析方法，其特征在于，所述步驟3中版圖參數(shù)包括和版圖鄰近效應(yīng)相關(guān)的版圖參數(shù)。
8.如權(quán)利要求5所述互連延遲寄生參數(shù)的分析方法，其特征在于，所述步驟3中工藝文件通過(guò)軟件提取和轉(zhuǎn)化，獲得工藝層文件。
9.如權(quán)利要求5所述互連延遲寄生參數(shù)的分析方法，其特征在于，所述步驟4中通過(guò)軟件提取集成電路后道互連延遲參數(shù)，計(jì)算出電路的寄生電阻、寄生電容、寄生電感。
全文摘要
本發(fā)明公開(kāi)了一種互連延遲寄生參數(shù)的分析方法，包括以下步驟辨認(rèn)電路的關(guān)鍵路徑；提取關(guān)鍵路徑的寄生參數(shù)；分析工藝波動(dòng)對(duì)寄生參數(shù)和電路性能的影響。本發(fā)明旨在提出一種準(zhǔn)確、消耗資源少、速度快的互連延遲寄生參數(shù)的分析方法，適用于22nm—180nm標(biāo)準(zhǔn)工藝的金屬氧化物半導(dǎo)體場(chǎng)效晶體管。
文檔編號(hào)G06F17/50GK102508975SQ20111036047
公開(kāi)日2012年6月20日 申請(qǐng)日期2011年11月15日 優(yōu)先權(quán)日2011年11月15日
發(fā)明者任錚, 張孟迪, 李曦, 汪明娟, 石艷玲, 胡少堅(jiān), 陳壽面 申請(qǐng)人:上海集成電路研發(fā)中心有限公司, 華東師范大學(xué)