專利名稱：一種衛(wèi)星數(shù)字接口拉偏驗(yàn)證系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種衛(wèi)星數(shù)字接口拉偏驗(yàn)證系統(tǒng)，適用于衛(wèi)星數(shù)字接口輸入輸出特性的驗(yàn)證。
背景技術(shù)：
目前，國(guó)內(nèi)高軌通信衛(wèi)星測(cè)控分系統(tǒng)中使用了較多的數(shù)字傳輸接口，用于不同單機(jī)間傳輸遙測(cè)信號(hào)和遙控指令。高軌通信衛(wèi)星實(shí)現(xiàn)數(shù)字信號(hào)傳輸主要使用串行接口，數(shù)據(jù)信號(hào)按照規(guī)定的時(shí)序和電平進(jìn)行傳輸。一種較為常用的傳輸形式為遙測(cè)采集端輸出選通信號(hào)和時(shí)鐘信號(hào)，被采集端在選通信號(hào)到來(lái)后，按照時(shí)鐘信號(hào)移位輸出串行遙測(cè)數(shù)據(jù)。對(duì)遙測(cè)采集端來(lái)說(shuō)，需要保證選通信號(hào)和時(shí)鐘信號(hào)的上升沿對(duì)齊。在實(shí)際電路中，數(shù)字脈沖信號(hào)的上升沿和下降沿的躍變總需要一定的時(shí)間，這個(gè)時(shí)間無(wú)論多短都不會(huì)是零，這就造成了每個(gè)數(shù)字電路的輸出信號(hào)相對(duì)輸入信號(hào)都存在一定的延遲。由于器件的差異，兩個(gè)信號(hào)不會(huì)同時(shí)達(dá)到希望的邏輯狀態(tài)，這就有可能使數(shù)字電路輸出不應(yīng)有的脈沖或電平。因此在數(shù)字接口設(shè)計(jì)階段，在提出接口電平和時(shí)序的基礎(chǔ)上，仍需要提出信號(hào)的容差值。在產(chǎn)品的測(cè)試階段，需要對(duì)數(shù)字接口電路進(jìn)行全面的功能和性能驗(yàn)證。以前，數(shù)字接口驗(yàn)證系統(tǒng)主要針對(duì)單機(jī)接口進(jìn)行功能測(cè)試，通過(guò)示波器和上位機(jī)界面檢查數(shù)據(jù)的發(fā)送接收是否正確。但該系統(tǒng)主要存在以下3個(gè)問(wèn)題1、不能設(shè)置多個(gè)數(shù)字信號(hào)的延時(shí)關(guān)系；2、 信號(hào)的上升沿和下降沿依賴于所選用芯片的特性，不能進(jìn)行調(diào)整；3、主要針對(duì)功能進(jìn)行測(cè)試，無(wú)法掌握接口的容差特性。于是，在衛(wèi)星的整星測(cè)試階段，當(dāng)溫度或連接電纜長(zhǎng)度變化時(shí)，接口性能便發(fā)生了變化，接口時(shí)序不匹配的現(xiàn)象時(shí)有發(fā)生。由于以前的數(shù)字接口驗(yàn)證系統(tǒng)只能完成功能測(cè)試，未對(duì)接口的性能進(jìn)行全面的測(cè)試驗(yàn)證，所以已不能適應(yīng)當(dāng)前衛(wèi)星平臺(tái)數(shù)字接口測(cè)試驗(yàn)證的發(fā)展需要。

發(fā)明內(nèi)容
本發(fā)明的技術(shù)解決問(wèn)題是克服現(xiàn)有技術(shù)的不足，提供了一種衛(wèi)星數(shù)字接口拉偏驗(yàn)證系統(tǒng)，實(shí)現(xiàn)了高軌通信衛(wèi)星數(shù)字接口的容差測(cè)試，增強(qiáng)測(cè)試的全面性和準(zhǔn)確性。本發(fā)明的技術(shù)解決方案是一種衛(wèi)星數(shù)字接口拉偏驗(yàn)證系統(tǒng)，包括時(shí)鐘模塊、上位機(jī)接口模塊、FPGA、星上接口模塊和電源模塊；電源模塊為上位機(jī)接口模塊、FPGA和星上接口模塊提供電源，時(shí)鐘模塊為FPGA提供時(shí)鐘信號(hào)，上位機(jī)接口模塊實(shí)現(xiàn)FPGA和上位機(jī)之間的數(shù)據(jù)交換和傳輸，星上接口模塊實(shí)現(xiàn)FPGA和星上設(shè)備的數(shù)據(jù)交換和傳輸以及FPGA輸出的時(shí)序信號(hào)上升沿和下降沿的拉偏； FPGA實(shí)現(xiàn)數(shù)據(jù)的交互以及時(shí)序信號(hào)的延時(shí)拉偏；所述星上接口模塊包括電平轉(zhuǎn)換電路、星上接口匹配電路和阻容網(wǎng)絡(luò)；FPGA輸出的信號(hào)經(jīng)過(guò)電平轉(zhuǎn)換電路進(jìn)行電平轉(zhuǎn)換，之后分成兩路，一路輸入到星上接口匹配電路，一路經(jīng)過(guò)開關(guān)K2輸入到阻容網(wǎng)絡(luò)，星上接口匹配電路對(duì)輸入的信號(hào)進(jìn)行阻抗匹配之后，將輸出的信號(hào)經(jīng)過(guò)開關(guān)Kl送入星上設(shè)備，同時(shí)還將輸出的信號(hào)經(jīng)過(guò)開關(guān)K3送入阻容網(wǎng)絡(luò)，阻容網(wǎng)絡(luò)對(duì)信號(hào)進(jìn)行上升沿和下降沿的調(diào)整，之后輸出給星上設(shè)備；所述FPGA包括接收上位機(jī)數(shù)據(jù)模塊、向上位機(jī)發(fā)送數(shù)據(jù)模塊、遙測(cè)基本時(shí)序模塊、星上數(shù)據(jù)采集模塊、遙控基本時(shí)序模塊和遙控指令發(fā)送模塊；接受上位機(jī)數(shù)據(jù)模塊接收上位機(jī)傳輸過(guò)來(lái)的數(shù)據(jù)，并將該數(shù)據(jù)中的時(shí)延信息發(fā)送給星上數(shù)據(jù)采集模塊和遙控指令發(fā)送模塊，將該數(shù)據(jù)中的指令信息發(fā)送給遙控指令發(fā)送模塊和遙控基本時(shí)序模塊；向上位機(jī)發(fā)送數(shù)據(jù)模塊接收星上數(shù)據(jù)采集模塊輸出的星上遙測(cè)數(shù)據(jù)，并輸出給上位機(jī)；遙測(cè)基本時(shí)序模塊生成接收星上數(shù)據(jù)的時(shí)序，并將該時(shí)序發(fā)送給星上數(shù)據(jù)采集模塊，所述接收星上數(shù)據(jù)的時(shí)序包括遙測(cè)時(shí)鐘信號(hào)和遙測(cè)選通信號(hào)；星上數(shù)據(jù)采集模塊根據(jù)接收到的時(shí)延信息，將遙測(cè)選通信號(hào)延時(shí)；星上數(shù)據(jù)采集模塊根據(jù)遙測(cè)時(shí)鐘信號(hào)以及延時(shí)之后的遙測(cè)選通信號(hào)，采集星上遙測(cè)數(shù)據(jù)；所述遙控基本時(shí)序模塊接收指令信息并生成指令發(fā)送時(shí)序，并將該時(shí)序發(fā)送給遙控指令發(fā)送模塊，所述指令發(fā)送時(shí)序包括遙控選通信號(hào)和第一位遙控指令數(shù)據(jù)；遙控指令發(fā)送模塊根據(jù)接收到的指令和時(shí)延信息，將遙控基本時(shí)序模塊輸出的第一位遙控指令數(shù)據(jù)進(jìn)行延時(shí)處理，在接收到星上設(shè)備發(fā)送的第一個(gè)遙控移位脈沖后，根據(jù)所述時(shí)延信息延時(shí)輸出第二位遙控指令數(shù)據(jù)，在接收到第二個(gè)遙控移位脈沖后，根據(jù)所述時(shí)延信息延時(shí)輸出第三位遙控指令數(shù)據(jù)，以此類推，直到將遙控指令數(shù)據(jù)全部發(fā)送完畢。所述阻容網(wǎng)絡(luò)包括8個(gè)開關(guān)，4個(gè)電阻和4個(gè)電容，每個(gè)電阻均串聯(lián)一個(gè)開關(guān)之后并聯(lián)在一起，電阻并聯(lián)在一起之后的電路一端連接信號(hào)輸入，另一端連接信號(hào)輸出；每個(gè)電容均串聯(lián)一個(gè)開關(guān)之后并聯(lián)在一起，電容并聯(lián)在一起之后的電路一端連接信號(hào)輸出，另一端接地。本發(fā)明與現(xiàn)有技術(shù)相比的有益效果是(1)本發(fā)明可實(shí)現(xiàn)數(shù)字信號(hào)的時(shí)序拉偏，通過(guò)FPGA產(chǎn)生不同數(shù)字信號(hào)之間的延遲量，測(cè)試不同情況下衛(wèi)星數(shù)字接口的工作狀況，得到接口的時(shí)序容差值。(2)本發(fā)明通過(guò)可變阻容網(wǎng)絡(luò)實(shí)現(xiàn)信號(hào)上升沿、下降沿的實(shí)時(shí)變化。通過(guò)開關(guān)控制接入接口電路中的電阻和電容值，實(shí)現(xiàn)大范圍的信號(hào)沿特性變化。(3)本發(fā)明可實(shí)現(xiàn)接口拉偏值的實(shí)時(shí)變化和數(shù)據(jù)的實(shí)時(shí)監(jiān)視，通過(guò)上位機(jī)和FPGA 之間的通信協(xié)議，在上位機(jī)中設(shè)置接口的拉偏值，F(xiàn)PGA進(jìn)行實(shí)時(shí)響應(yīng)，對(duì)接口輸出邏輯進(jìn)行變換，進(jìn)行數(shù)字接口的實(shí)時(shí)測(cè)試，并將測(cè)試得到的數(shù)據(jù)傳回上位機(jī)進(jìn)行存儲(chǔ)和顯示。


圖1為本發(fā)明系統(tǒng)架構(gòu)示意圖；圖2為本發(fā)明FPGA模塊功能實(shí)現(xiàn)框圖；圖3為本發(fā)明星上接口模塊示意圖；圖4為本發(fā)明阻容網(wǎng)絡(luò)示意圖；圖5為本發(fā)明上位機(jī)工作流程圖。
圖6為本發(fā)明遙測(cè)接口時(shí)序關(guān)系圖；圖7為本發(fā)明遙控接口時(shí)序關(guān)系圖。
具體實(shí)施例方式下面結(jié)合附圖對(duì)本發(fā)明的具體實(shí)施方式
進(jìn)行進(jìn)一步的詳細(xì)描述。本發(fā)明提供了一種衛(wèi)星數(shù)字接口拉偏驗(yàn)證系統(tǒng)，用于在地面測(cè)試時(shí)，給星上設(shè)備輸入的信號(hào)人為拉偏，使得能夠在地面上測(cè)試出星上接口的容差特性。如圖1所示為本發(fā)明的系統(tǒng)組成，主要由以下模塊組成時(shí)鐘模塊、上位機(jī)接口模塊、FPGA、星上接口模塊和電源模塊；本發(fā)明中FPGA使用XILINX公司的350萬(wàn)門芯片VERTEX4 XC4VSX35，相應(yīng)的配置 FLASH為XCF32PV048C，容量為32Mbit，封裝為V048。FPGA與Flash的配置方式為最基本主串行配置模式，F(xiàn)PGA的時(shí)鐘由50M晶振給出。FPGA實(shí)現(xiàn)的功能為a、通過(guò)UART接口與上位機(jī)通信，實(shí)現(xiàn)寄存器的讀寫和遙測(cè)數(shù)據(jù)的傳輸；b、遙控指令輸出，向星上設(shè)備發(fā)送遙控?cái)?shù)據(jù)指令；C、遙測(cè)數(shù)據(jù)接收，采集星上設(shè)備的數(shù)字量遙測(cè)信息；d、接口信號(hào)時(shí)序拉偏，以40ns的精度將遙控、遙測(cè)接口信號(hào)時(shí)序拉偏。電源模塊為上位機(jī)接口模塊、FPGA和星上接口模塊提供電源，時(shí)鐘模塊為FPGA提供時(shí)鐘信號(hào)，上位機(jī)接口模塊實(shí)現(xiàn)FPGA和上位機(jī)之間的數(shù)據(jù)交換和傳輸，星上接口模塊實(shí)現(xiàn)FPGA和星上設(shè)備的數(shù)據(jù)交換和傳輸以及FPGA輸出的時(shí)序信號(hào)上升沿和下降沿的拉偏； FPGA實(shí)現(xiàn)數(shù)據(jù)的交互以及時(shí)序信號(hào)的延時(shí)拉偏；本發(fā)明中，上位機(jī)接口模塊將FPGA輸出給上位機(jī)的信號(hào)由3.3V變換為RS232電平；將上位機(jī)輸出給FPGA的信號(hào)由RS232電平變換為3. 3V。時(shí)鐘模塊由晶振產(chǎn)生50MHz 信號(hào)，供FPGA使用。FPGA使用通用異步傳輸接口 UART接口與上位機(jī)實(shí)現(xiàn)數(shù)據(jù)的接收與發(fā)送。如圖3所示，星上接口模塊包括電平轉(zhuǎn)換電路、星上接口匹配電路和阻容網(wǎng)絡(luò)； FPGA輸出的信號(hào)經(jīng)過(guò)電平轉(zhuǎn)換電路進(jìn)行電平轉(zhuǎn)換，之后分成兩路，一路輸入到星上接口匹配電路，一路經(jīng)過(guò)開關(guān)K2輸入到阻容網(wǎng)絡(luò)，星上接口匹配電路對(duì)輸入的信號(hào)進(jìn)行阻抗匹配之后，將輸出的信號(hào)經(jīng)過(guò)開關(guān)Kl送入星上設(shè)備，同時(shí)還將輸出的信號(hào)經(jīng)過(guò)開關(guān)K3送入阻容網(wǎng)絡(luò)，阻容網(wǎng)絡(luò)對(duì)信號(hào)進(jìn)行上升沿和下降沿的調(diào)整，之后輸出給星上設(shè)備；星上接口模塊有3種可配置模式，可以實(shí)現(xiàn)三種狀況的驗(yàn)證。模式1 閉合開關(guān)K1，斷開K2、K3。FPGA輸出信號(hào)經(jīng)過(guò)電平轉(zhuǎn)換電路轉(zhuǎn)換為12V， 進(jìn)行接口匹配后，輸出到星上設(shè)備。模式2 閉合開關(guān)K2，斷開K1、K3。FPGA輸出信號(hào)電平轉(zhuǎn)換后，通過(guò)阻容網(wǎng)絡(luò)進(jìn)行上升沿/下降沿拉偏，輸出到星上設(shè)備。模式3 閉合開關(guān)Κ3，斷開K1、K2。FPGA輸出信號(hào)經(jīng)過(guò)電平轉(zhuǎn)換電路、接口匹配電路和阻容網(wǎng)絡(luò)后，輸出到星上設(shè)備。電平轉(zhuǎn)換電路使用⑶4504芯片將FPGA輸出的邏輯電壓3. 3V轉(zhuǎn)換為與星上電路相匹配的12V電壓。通過(guò)調(diào)節(jié)⑶4504芯片輸出端的供電電壓，可以進(jìn)行信號(hào)電平的拉偏，拉偏范圍為5V 15V，拉偏精度為0. IV。星上接口匹配電路完成本發(fā)明拉偏驗(yàn)證系統(tǒng)與星上設(shè)備接口的阻抗匹配，進(jìn)行相應(yīng)的保護(hù)，防止驗(yàn)證設(shè)備對(duì)星上設(shè)備造成損傷。如圖4所示，阻容網(wǎng)絡(luò)包括8個(gè)開關(guān)，4個(gè)電阻和4個(gè)電容，每個(gè)電阻均串聯(lián)一個(gè)開關(guān)之后并聯(lián)在一起，電阻并聯(lián)在一起之后的電路一端連接信號(hào)輸入，另一端連接信號(hào)輸出；每個(gè)電容均串聯(lián)一個(gè)開關(guān)之后并聯(lián)在一起，電容并聯(lián)在一起之后的電路一端連接信號(hào)輸出，另一端接地。通過(guò)8個(gè)開關(guān)的通斷，選擇接入電路中的電阻和電容，得到不同的信號(hào)的上升和下降時(shí)間。本發(fā)明中，電阻Rl = 100Ω，R2 = 1000 Ω，R3 = 10ΚΩ，R4 = 100K Ω，Cl = 0. InF, C2 = lnF,C3 = 10nF,C4 = lOOnF，這樣設(shè)置電路參數(shù)可以實(shí)現(xiàn)較大范圍的信號(hào)沿(上升沿和下降沿)特性變化。如圖2所示，F(xiàn)PGA包括接收上位機(jī)數(shù)據(jù)模塊、向上位機(jī)發(fā)送數(shù)據(jù)模塊、遙測(cè)基本時(shí)序模塊、星上數(shù)據(jù)采集模塊、遙控基本時(shí)序模塊和遙控指令發(fā)送模塊；接受上位機(jī)數(shù)據(jù)模塊接收上位機(jī)傳輸過(guò)來(lái)的數(shù)據(jù)，并將該數(shù)據(jù)中的時(shí)延信息發(fā)送給星上數(shù)據(jù)采集模塊和遙控指令發(fā)送模塊，將該數(shù)據(jù)中的指令信息發(fā)送給遙控指令發(fā)送模塊和遙控基本時(shí)序模塊；向上位機(jī)發(fā)送數(shù)據(jù)模塊接收星上數(shù)據(jù)采集模塊輸出的星上遙測(cè)數(shù)據(jù)，并輸出給上位機(jī)；遙測(cè)基本時(shí)序模塊生成接收星上數(shù)據(jù)的時(shí)序，并將該時(shí)序發(fā)送給星上數(shù)據(jù)采集模塊，所述接收星上數(shù)據(jù)的時(shí)序包括遙測(cè)時(shí)鐘信號(hào)和遙測(cè)選通信號(hào)；星上數(shù)據(jù)采集模塊根據(jù)接收到的時(shí)延信息，將遙測(cè)選通信號(hào)延時(shí)；星上數(shù)據(jù)采集模塊根據(jù)遙測(cè)時(shí)鐘信號(hào)以及延時(shí)之后的遙測(cè)選通信號(hào)，采集星上遙測(cè)數(shù)據(jù)；生成接收星上數(shù)據(jù)的時(shí)序的方法如下使用計(jì)數(shù)器將50MHz的輸入時(shí)鐘(時(shí)鐘模塊提供)進(jìn)行分頻，得到頻率為fM Hz的遙測(cè)時(shí)鐘信號(hào)(f < 10)，分頻數(shù)為50/f。遙測(cè)選通信號(hào)為高電平的時(shí)候可以采集數(shù)據(jù)，為低電平的時(shí)候不能采集數(shù)據(jù)。當(dāng)需要采集η個(gè)數(shù)據(jù)時(shí)，遙測(cè)選通信號(hào)在遙測(cè)時(shí)鐘信號(hào)的上升沿由低變?yōu)楦?，開始采集數(shù)據(jù)，同時(shí)對(duì)遙測(cè)時(shí)鐘信號(hào)進(jìn)行計(jì)數(shù)，η個(gè)時(shí)鐘后，遙測(cè)選通信號(hào)由高變?yōu)榈停床杉?η個(gè)數(shù)據(jù)。所述遙控基本時(shí)序模塊接收指令信息并生成指令發(fā)送時(shí)序，并將該時(shí)序發(fā)送給遙控指令發(fā)送模塊，所述指令發(fā)送時(shí)序包括遙控選通信號(hào)和第一位遙控指令數(shù)據(jù)；遙控指令發(fā)送模塊根據(jù)接收到的指令和時(shí)延信息，將遙控基本時(shí)序模塊輸出的第一位遙控指令數(shù)據(jù)進(jìn)行延時(shí)處理，在接收到星上設(shè)備發(fā)送的第一個(gè)遙控移位脈沖后，根據(jù)所述時(shí)延信息延時(shí)輸出第二位遙控指令數(shù)據(jù)，在接收到第二個(gè)遙控移位脈沖后，根據(jù)所述時(shí)延信息延時(shí)輸出第三位遙控指令數(shù)據(jù)，以此類推，直到將遙控指令數(shù)據(jù)全部發(fā)送完畢。發(fā)送完畢后，遙控選通信號(hào)由高變?yōu)榈?。上位機(jī)工作流程如圖5所示。上位機(jī)可以工作在配置和工作模式。具體流程為上位機(jī)首先進(jìn)行初始化，將所有拉偏值設(shè)置為一個(gè)初始值。接著根據(jù)選擇進(jìn)入配置模式或者工作模式。當(dāng)系統(tǒng)進(jìn)入配置模式后，首先由上位機(jī)進(jìn)行時(shí)序延時(shí)的拉偏值設(shè)置，并發(fā)送給FPGA，F(xiàn)PGA接收到拉偏設(shè)置值后，進(jìn)行響應(yīng)，返回收到的數(shù)據(jù)，上位機(jī)對(duì)數(shù)據(jù)進(jìn)行判斷。當(dāng)數(shù)據(jù)正確時(shí)給FPGA發(fā)送執(zhí)行指令，F(xiàn)PGA進(jìn)入工作模式；當(dāng)數(shù)據(jù)錯(cuò)誤時(shí)，上位機(jī)返回到初始配置模式，重新進(jìn)行拉偏值的設(shè)置。當(dāng)系統(tǒng)進(jìn)入工作配置模式后，可同時(shí)接收顯示FPGA傳來(lái)的遙測(cè)數(shù)據(jù)和向FPGA發(fā)送指令數(shù)據(jù)，在上位機(jī)上輸入遙控指令數(shù)據(jù)并發(fā)送給FPGA，F(xiàn)PGA接收到遙控指令數(shù)據(jù)后，返回收到的數(shù)據(jù)，上位機(jī)對(duì)數(shù)據(jù)進(jìn)行判斷。當(dāng)數(shù)據(jù)正確時(shí)給FPGA發(fā)送執(zhí)行指令，F(xiàn)PGA向星上設(shè)備發(fā)送指令，并接收遙測(cè)數(shù)據(jù)；當(dāng)數(shù)據(jù)錯(cuò)誤時(shí)，上位機(jī)返回，重新輸入遙控指令數(shù)據(jù)。工作模式和配置模式可以相互轉(zhuǎn)換。本發(fā)明拉偏驗(yàn)證系統(tǒng)模擬星上遙測(cè)采集設(shè)備與星上設(shè)備之間的接口。接口時(shí)序圖如圖6所示。tl為遙測(cè)選通信號(hào)滯后遙測(cè)時(shí)鐘信號(hào)的時(shí)間，理想值為0，拉偏值為-lOOus IOOus,拉偏精度為40ns ；t2為遙測(cè)選通信號(hào)上升沿時(shí)間，理想值為0，拉偏值為25ns 25us ；t3為遙測(cè)時(shí)鐘信號(hào)上升沿時(shí)間，理想值為0，拉偏值為25ns 25us ；所有信號(hào)電平幅值理想值為12V，拉偏范圍為5 15V，精度為0. IV。拉偏驗(yàn)證系統(tǒng)模擬星上指令發(fā)送設(shè)備與星上指令接收設(shè)備之間的接口。接口時(shí)序圖如圖7所示。拉偏驗(yàn)證系統(tǒng)輸出遙控選通信號(hào)和遙控指令數(shù)據(jù)，星上設(shè)備輸出遙控移位脈沖， 當(dāng)遙控移位脈沖由低變高時(shí)，代表拉偏驗(yàn)證系統(tǒng)可以送出下一位遙控指令數(shù)據(jù)，tl為第一位遙控指令數(shù)據(jù)滯后遙控選通信號(hào)的時(shí)間，理想值為0，拉偏值為-100US 100US，拉偏精度為40ns ；t2為第二位遙控指令數(shù)據(jù)滯后第一個(gè)遙控移位脈沖上升沿時(shí)間，理想值為0，拉偏值為-IOOus lOOus，拉偏精度為40ns ；t3為遙控選通信號(hào)上升沿時(shí)間，理想值為0，拉偏值為25ns 25us ；t4為遙控指令數(shù)據(jù)上升沿時(shí)間，理想值為0，拉偏值為25ns 25us ； 所有信號(hào)電平幅值理想值為12V，拉偏范圍為5 15V，精度為0. IV。本發(fā)明未詳細(xì)說(shuō)明部分屬本領(lǐng)域技術(shù)人員公知常識(shí)。
權(quán)利要求
1.一種衛(wèi)星數(shù)字接口拉偏驗(yàn)證系統(tǒng)，其特征在于包括時(shí)鐘模塊、上位機(jī)接口模塊、 FPGA、星上接口模塊和電源模塊；電源模塊為上位機(jī)接口模塊、FPGA和星上接口模塊提供電源，時(shí)鐘模塊為FPGA提供時(shí)鐘信號(hào)，上位機(jī)接口模塊實(shí)現(xiàn)FPGA和上位機(jī)之間的數(shù)據(jù)交換和傳輸，星上接口模塊實(shí)現(xiàn)FPGA和星上設(shè)備的數(shù)據(jù)交換和傳輸以及FPGA輸出的時(shí)序信號(hào)上升沿和下降沿的拉偏； FPGA實(shí)現(xiàn)數(shù)據(jù)的交互以及時(shí)序信號(hào)的延時(shí)拉偏；所述星上接口模塊包括電平轉(zhuǎn)換電路、星上接口匹配電路和阻容網(wǎng)絡(luò)；FPGA輸出的信號(hào)經(jīng)過(guò)電平轉(zhuǎn)換電路進(jìn)行電平轉(zhuǎn)換，之后分成兩路，一路輸入到星上接口匹配電路，一路經(jīng)過(guò)開關(guān)K2輸入到阻容網(wǎng)絡(luò)，星上接口匹配電路對(duì)輸入的信號(hào)進(jìn)行阻抗匹配之后，將輸出的信號(hào)經(jīng)過(guò)開關(guān)Kl送入星上設(shè)備，同時(shí)還將輸出的信號(hào)經(jīng)過(guò)開關(guān)K3送入阻容網(wǎng)絡(luò)，阻容網(wǎng)絡(luò)對(duì)信號(hào)進(jìn)行上升沿和下降沿的調(diào)整，之后輸出給星上設(shè)備；所述FPGA包括接收上位機(jī)數(shù)據(jù)模塊、向上位機(jī)發(fā)送數(shù)據(jù)模塊、遙測(cè)基本時(shí)序模塊、星上數(shù)據(jù)采集模塊、遙控基本時(shí)序模塊和遙控指令發(fā)送模塊；接受上位機(jī)數(shù)據(jù)模塊接收上位機(jī)傳輸過(guò)來(lái)的數(shù)據(jù)，并將該數(shù)據(jù)中的時(shí)延信息發(fā)送給星上數(shù)據(jù)采集模塊和遙控指令發(fā)送模塊，將該數(shù)據(jù)中的指令信息發(fā)送給遙控指令發(fā)送模塊和遙控基本時(shí)序模塊；向上位機(jī)發(fā)送數(shù)據(jù)模塊接收星上數(shù)據(jù)采集模塊輸出的星上遙測(cè)數(shù)據(jù)，并輸出給上位機(jī)；遙測(cè)基本時(shí)序模塊生成接收星上數(shù)據(jù)的時(shí)序，并將該時(shí)序發(fā)送給星上數(shù)據(jù)采集模塊， 所述接收星上數(shù)據(jù)的時(shí)序包括遙測(cè)時(shí)鐘信號(hào)和遙測(cè)選通信號(hào)；星上數(shù)據(jù)采集模塊根據(jù)接收到的時(shí)延信息，將遙測(cè)選通信號(hào)延時(shí)；星上數(shù)據(jù)采集模塊根據(jù)遙測(cè)時(shí)鐘信號(hào)以及延時(shí)之后的遙測(cè)選通信號(hào)，采集星上遙測(cè)數(shù)據(jù)；所述遙控基本時(shí)序模塊接收指令信息并生成指令發(fā)送時(shí)序，并將該時(shí)序發(fā)送給遙控指令發(fā)送模塊，所述指令發(fā)送時(shí)序包括遙控選通信號(hào)和第一位遙控指令數(shù)據(jù)；遙控指令發(fā)送模塊根據(jù)接收到的指令和時(shí)延信息，將遙控基本時(shí)序模塊輸出的第一位遙控指令數(shù)據(jù)進(jìn)行延時(shí)處理，在接收到星上設(shè)備發(fā)送的第一個(gè)遙控移位脈沖后，根據(jù)所述時(shí)延信息延時(shí)輸出第二位遙控指令數(shù)據(jù)，在接收到第二個(gè)遙控移位脈沖后，根據(jù)所述時(shí)延信息延時(shí)輸出第三位遙控指令數(shù)據(jù)，以此類推，直到將遙控指令數(shù)據(jù)全部發(fā)送完畢。
2.根據(jù)權(quán)利要求1所述的一種衛(wèi)星數(shù)字接口拉偏驗(yàn)證系統(tǒng)，其特征在于所述阻容網(wǎng)絡(luò)包括8個(gè)開關(guān)，4個(gè)電阻和4個(gè)電容，每個(gè)電阻均串聯(lián)一個(gè)開關(guān)之后并聯(lián)在一起，電阻并聯(lián)在一起之后的電路一端連接信號(hào)輸入，另一端連接信號(hào)輸出；每個(gè)電容均串聯(lián)一個(gè)開關(guān)之后并聯(lián)在一起，電容并聯(lián)在一起之后的電路一端連接信號(hào)輸出，另一端接地。
全文摘要
一種衛(wèi)星數(shù)字接口拉偏驗(yàn)證系統(tǒng)，包括時(shí)鐘模塊、上位機(jī)接口模塊、FPGA、星上接口模塊和電源模塊；電源模塊為上位機(jī)接口模塊、FPGA和星上接口模塊提供電源，時(shí)鐘模塊為FPGA提供時(shí)鐘信號(hào)，上位機(jī)接口模塊實(shí)現(xiàn)FPGA和上位機(jī)之間的數(shù)據(jù)交換和傳輸，星上接口模塊實(shí)現(xiàn)FPGA和星上設(shè)備的數(shù)據(jù)交換和傳輸以及FPGA輸出的時(shí)序信號(hào)上升沿和下降沿的拉偏；FPGA實(shí)現(xiàn)數(shù)據(jù)的交互以及時(shí)序信號(hào)的延時(shí)拉偏。本發(fā)明可實(shí)現(xiàn)數(shù)字信號(hào)的時(shí)序拉偏，通過(guò)FPGA產(chǎn)生不同數(shù)字信號(hào)之間的延遲量，測(cè)試衛(wèi)星數(shù)字接口工作狀況，得到時(shí)序容差值，并且可通過(guò)可變阻容網(wǎng)絡(luò)實(shí)現(xiàn)信號(hào)上升沿、下降沿的實(shí)時(shí)變化。
文檔編號(hào)G06F11/267GK102323904SQ20111024442
公開日2012年1月18日 申請(qǐng)日期2011年8月23日 優(yōu)先權(quán)日2011年8月23日
發(fā)明者安衛(wèi)鈺, 李威, 王志富, 王雷, 計(jì)平, 郝燕艷 申請(qǐng)人:中國(guó)空間技術(shù)研究院