專利名稱：一種基于串行數(shù)據(jù)傳輸方式的鏈路接口電路的制作方法
技術領域：
本發(fā)明涉及一種基于串行數(shù)據(jù)傳輸方式的鏈路接口電路，用于兩片DSP之間的高 速串行LVDS數(shù)據(jù)傳輸。
背景技術：
在多處理器組成的系統(tǒng)中，處理器之間進行數(shù)據(jù)傳輸?shù)姆绞揭话阃ㄟ^各類總線或 點對點傳輸方式實現(xiàn)。基于總線的數(shù)據(jù)傳輸架構由于多個處理器共享總線，需要在各個處 理器之間進行總線仲裁。總線仲裁不利于實時處理的應用場合，因為應用程序把總線申請 提交之后，須等候總線仲裁機制的授權之后才能占用總線進行數(shù)據(jù)傳輸，而這段等候的時 間對應用程序來說是難以預知的。與總線傳輸方式不同，點對點傳輸方式的傳輸發(fā)起時機完全由應用程序控制，因 此傳輸?shù)臅r間對應用程序是完全可以預知的，這樣應用程序就可以在數(shù)據(jù)交換和數(shù)據(jù)處理 之間的時間安排方面作出精確預算，符合實時處理的應用需求。點對點傳輸方式已經在實 時處理領域中有所應用，例如ADI公司的虎鯊系列處理器中就使用了點對點傳輸方式，但 是該公司的傳輸協(xié)議規(guī)定，必須在發(fā)送端和接收端對應設置相同的傳輸模式、傳輸長度參 數(shù)，需要發(fā)送端和接收端作相同的設置，這種設置是事先約定好的，不能實時更改。

發(fā)明內容
本發(fā)明的目的在于提供一種能夠簡化接收端參數(shù)配置、發(fā)送端能夠實時更改傳輸 參數(shù)、使傳輸更為靈活的基于串行數(shù)據(jù)傳輸方式的鏈路接口電路。其技術方案是一種基于串行數(shù)據(jù)傳輸方式的鏈路接口電路，包括處理器內核 Link發(fā)送端的接口電路，處理器內核Link接收端的接口電路，以及鏈接在Link發(fā)送端與 Link接收端鏈路口之間的8位數(shù)據(jù)線和三根控制線；
所述處理器內核Link發(fā)送端的接口電路，具有
DMA傳輸控制寄存器，用于設置鏈路DMA傳輸需要的控制信號；
根據(jù)設置控制字可以按照系統(tǒng)主時鐘的2、4、6、8不同分頻周期產生的隨路時鐘發(fā)生
器；
根據(jù)設置控制字內容可以產生發(fā)送端片內存儲器讀地址，且同時也產生Link 口傳輸 協(xié)議中的傳輸請求信號的發(fā)送端DMA控制器；
2*8*32bit的發(fā)送乒乓緩沖器，用于DMA數(shù)據(jù)緩存；
8個并行的可以支持16bit或32bit位寬的并串轉換電路，用于同時輸出8個通道的串 行數(shù)據(jù)；
所述處理器內核Link接收端的接口電路，具有 DMA接收控制寄存器，用于配置鏈路DMA接收需要的控制信號； 根據(jù)控制字內容可以產生接收端片內存儲器寫地址，同時也產生Link 口傳輸協(xié)議中 的傳輸應答信號的接收端DMA控制器；2*8*32bit的接收乒乓緩沖器，用于DMA數(shù)據(jù)緩存；
8個并行的可以支持16bit或32bit位寬的串并轉換電路，用于同時接收8個通道的串 行數(shù)據(jù)；
所述鏈路口采用發(fā)送端向接收端傳送參數(shù)的傳輸協(xié)議，用于在兩片數(shù)字信號處理器間 實現(xiàn)基于LVDS接口的鏈路傳輸。上述的鏈路口是獨立的雙向口，在發(fā)送的同時可以從對方接收數(shù)據(jù)。上述的鏈路口隨路時鐘的上升沿和下降沿都進行數(shù)據(jù)傳輸。上述的傳輸協(xié)議為
第一步驟，判斷發(fā)送端DMA傳輸是否有效啟動； 第二步驟，根據(jù)預設相應控制字值產生分頻隨路時鐘TR_CLK ； 第三步驟，如果有效啟動，根據(jù)接收端ACK信號，判斷是否準備好建立鏈路傳輸，如條 件滿足則產生碼形“110011”的傳輸請求啟動信號IRQ，開始建立一次鏈路傳輸； 第四步驟，發(fā)送端通過并串轉換通道0將2個32bit控制字傳遞給接收端； 第五步驟，發(fā)送端DMA控制器連續(xù)產生片內存儲器讀地址，并進行地址總線仲裁； 第六步驟，若取得讀總線控制權，就將此地址所讀取的存儲器中數(shù)據(jù)寫入到發(fā)送乒乓 緩存中，并繼續(xù)計算下一個地址，如果無效，則等待仲裁有效后再繼續(xù)下一個地址地算；
第七步驟，乒乓緩存中的乒緩存寫滿后，開始進行并串轉換，將數(shù)據(jù)串行發(fā)送出去至接 收端，同時切換內存與乒乓緩存的聯(lián)系，將從片內存儲器讀取數(shù)據(jù)寫入乓緩存中；
第八步驟，接收端接收串行數(shù)據(jù)并進行串并轉換工作，將轉換后的并行數(shù)據(jù)存入接收 乒緩存中；
第九步驟，接收端啟動DMA控制器，連續(xù)產生片內存儲器寫地址并進行地址總線仲裁； 第十步驟，若取得寫總線控制權，則將接收緩存中數(shù)據(jù)寫入到相應的片內存儲器中，并 繼續(xù)計算下一個地址，如果無效，則等待仲裁有效后再繼續(xù)下一個地址地算，直至將乒緩存 數(shù)據(jù)讀空后切換到乓緩存繼續(xù)等待進數(shù)；
第十一步，接收端DMA控制器同時判斷是否繼續(xù)響應發(fā)送端口的傳輸請求并送出ACK 應答信號；
第十二步，當發(fā)送端乓緩存已滿且接收端響應的ACK信號有效(‘1’)，則繼續(xù)上述步 驟，將發(fā)送端乓緩存內的數(shù)據(jù)經過并串——串并轉換傳輸給接收端乓緩存，重復操作直至 地址計數(shù)長度達到程序員所設定的一次DMA傳輸長度，Link 口傳輸工作結束，給出發(fā)送結 束標志和接收結束標志。其技術效果是本發(fā)明采用點對點的數(shù)據(jù)傳輸方式，并在傳輸協(xié)議中采用由數(shù)據(jù) 的發(fā)送端發(fā)起傳輸，并且傳輸模式、傳輸長度參數(shù)由發(fā)送端傳送給接收端，接收端接收到參 數(shù)之后即自動配置接收端的控制寄存器，這樣就使接收端的應用程序在參數(shù)配置方面得到 了簡化；同時，每次傳輸開始時，發(fā)送端將傳輸模式、傳輸長度信息傳送給接收端，這樣發(fā)送 端就能夠為每次傳輸配置不同的模式和長度參數(shù)，達到實時更改傳輸模式和傳輸長度的效 果，使得數(shù)據(jù)傳輸更為靈活，從而有效的解決了實時處理應用場合的數(shù)據(jù)傳輸問題，為DSP 處理器的內部或外部的數(shù)據(jù)傳輸提供了一個快速、獨立的通信機制，本接口電路也可以與 其他使用相同協(xié)議的I/O設備連接通信。


圖1是本發(fā)明的結構框圖。圖2是處理器內核Link發(fā)送端的接口電路結構圖。圖3是發(fā)送端的并串轉換電路結構圖。圖4是處理器內核Link接收端的接口電路結構圖。圖5是接收端的串并轉換電路結構圖。圖6是TR_CLK信號，IRQ信號和ACK信號之間的時序波形圖。
具體實施例方式如圖1所示，基于串行數(shù)據(jù)傳輸方式的鏈路接口電路，包括處理器內核Link發(fā)送 端的接口電路，處理器內核Link接收端的接口電路，以及鏈接在Link發(fā)送端與Link接收 端鏈路口之間的8位數(shù)據(jù)線LINK_DATA[7:0]和三根控制線TR_CLK，IRQ，ACK。其中TR_ CLK, IRQ以及LINK_DATA[7:0]是由Link 口發(fā)送端輸出給Link 口接收端，ACK信號則是由 Link 口接收端反饋給Link 口發(fā)送端。處理器內核Link發(fā)送端的接口電路(見圖2)，具有DMA傳輸控制寄存器，隨路 時鐘發(fā)生器，DMA控制器，一組2*8*32bit的乒乓數(shù)據(jù)緩存和8個并串轉換電路，輸出位 8*lbit串行數(shù)據(jù)。每個DMA控制器需要根據(jù)程序員對相應DMA控制寄存器進行正確的配置 才能啟動數(shù)據(jù)傳輸工作。數(shù)據(jù)傳輸長度決定在一次數(shù)據(jù)傳輸過程中需要傳輸?shù)臄?shù)據(jù)量。DMA數(shù)據(jù)緩存為一組乒乓結構的16*32bit數(shù)據(jù)寄存器，當一組數(shù)據(jù)寄存器進行數(shù) 據(jù)傳輸時，另一組數(shù)據(jù)寄存器接收從存儲器讀總線傳送來的數(shù)據(jù)，當數(shù)據(jù)傳輸結束時，檢查 另一組接收的數(shù)據(jù)寄存器是否接收完畢，當數(shù)據(jù)寄存器準備完畢的同時，檢查Link 口接收 端是否準備好，一旦都準備完畢，則內部數(shù)據(jù)緩存發(fā)生乒乓交換，下一組數(shù)據(jù)傳輸就開始進 行。在步驟一中，DMA啟動脈沖由指令確定，一旦指令發(fā)出DMA啟動信號，則執(zhí)行步驟 二，根據(jù)預設的相應控制字值產生分頻隨路時鐘TR_CLK。同時執(zhí)行步驟三，DMA發(fā)送端控制 器檢查Link 口接收端是否準備好，Link 口接收端DMA在上電復位或上次DMA傳輸結束后保 持接收響應信號ACK為高電平，表示停止DMA接收工作。當正確配置Link 口接收端DMA控 制寄存器并置接收傳輸使能位有效后，接收響應信號ACK拉低，表示準備好進行DMA接收工 作，發(fā)端通過傳輸請求信號IRQ連續(xù)發(fā)送碼形為“ 110011 ”的DMA發(fā)送請求信號，并且隨后執(zhí) 行步驟四，連續(xù)送出兩個32bit控制字給接收端。此時IRQ維持低電平。接收端檢測到此IRQ 碼形信號后進行控制字接收準備，并將隨后收到的2個32bit控制字按位分別賦值給接收 控制寄存器所對應的控制位，之后將ACK信號拉高表示可以接收正常數(shù)據(jù)。在步驟五中，發(fā) 送端在發(fā)送完控制字之后將IRQ信號拉高，同時將源起始地址送到讀總線仲裁電路進行仲 裁，一旦取得總線控制權，執(zhí)行步驟六，將此地址所訪問的存儲器中32bit數(shù)據(jù)(Ram_data) 寫入到相應的發(fā)送乒緩存中，然后用起始地址加步進值計算出新地址值(raddr)，并重復上 述操作，直至將深度為8的發(fā)送乒緩存填滿并給出緩存滿標志(reg_fUll)，隨后切換至發(fā) 送乓緩存，繼續(xù)計算地址直至將發(fā)送乓緩存的8個寄存器填滿。在步驟七中，在發(fā)送端乒緩 存寫滿并且交換波信號(Tr_reg_SWitch)指向乓緩存的同時，將IRQ信號拉低，發(fā)送乒緩存 中8個32bit數(shù)據(jù)(對應8個串行LVDS通道)開始進行并串轉換與發(fā)送工作，接收端執(zhí)行步驟八，開始接收串行數(shù)據(jù)并進行串并轉換工作，且將轉換后的32bit并行數(shù)據(jù)存入接收乒 緩存中。所有的并串——串并轉換、發(fā)送與接收工作都嚴格按照IRQ信號的下降沿同步。當 一次并串轉換工作結束時，給出一個傳輸結束標志，同時檢測發(fā)送端緩存滿標志和ACK信 號是否都為高電平，如是，則表示下一組8個32bit數(shù)據(jù)已準備好(乓緩存寫滿)且接收端 的緩存也準備好(乓緩存為空)，可繼續(xù)接收數(shù)據(jù)，此時發(fā)送端的緩存交換波信號發(fā)生翻轉， IRQ信號維持低電平，繼續(xù)并串轉換與數(shù)據(jù)發(fā)送工作。若此時發(fā)送端緩存滿標志或ACK信號 有一個為低電平，則停止數(shù)據(jù)并串轉換與發(fā)送工作，并將IRQ信號拉高，發(fā)送端緩存交換波 信號維持不變；直到發(fā)送端緩存滿標志和ACK信號都為‘1’時，將IRQ信號再次拉低，同時 翻轉發(fā)送端的緩存交換波信號。在發(fā)送端緩存交換波信號發(fā)生翻轉時，會將發(fā)送端緩存滿 標志清零(拉低)，同時繼續(xù)讀地址計數(shù)，而IRQ信號的下降沿則會啟動下一個數(shù)據(jù)的并串轉 換與發(fā)送工作。重復操作直至地址計數(shù)長度達到程序員所設定的DMA傳輸長度，Link 口發(fā) 送工作結束并給出發(fā)送結束標志。串行數(shù)據(jù)傳輸字寬為32bit，這些數(shù)據(jù)均按照串行數(shù)據(jù)方式進行傳輸，為了檢驗數(shù) 據(jù)在傳輸過程當中是否存在錯誤，每個數(shù)據(jù)都可以增加一位奇偶校驗碼，即在原來數(shù)據(jù)位 數(shù)的基礎上增加一位奇偶校驗位。如果接收端串并轉換后數(shù)據(jù)奇偶校驗的結果為‘ 1’，則表 明數(shù)據(jù)在傳輸過程中出現(xiàn)錯誤。并串轉換電路(見圖3)的工作方式為首先將數(shù)據(jù)緩存輸出的32bit數(shù)據(jù)(或不 足32bit)按奇偶位分解成兩個16bit數(shù)據(jù)(或不足16bit)，分解后的兩個數(shù)據(jù)同時開始并 串轉換工作，轉換輸出先低位后高位，在轉換輸出端利用串行時鐘TR_CLK進行奇偶位數(shù)據(jù) 輸出選擇，TR_CLK為高電平時選擇偶數(shù)段串行輸出數(shù)據(jù)，為低時選擇奇數(shù)段輸出數(shù)據(jù)，這樣 就等同于利用TR_CLK的上升沿和下降沿都進行數(shù)據(jù)并串轉換與輸出工作。如隨路時鐘為 250MHz，則串口傳輸速率即可達到500MHz。處理器內核Link接收端的接口電路(見圖4)，具有DMA接收控制寄存器，接收端 DMA控制器，一組2*8*32bit的乒乓數(shù)據(jù)緩存和8個串并轉換電路。接收DMA控制器需要程 序員對相應DMA控制寄存器進行正確的設置才能正確啟動數(shù)據(jù)接收工作。Link接收端的數(shù)據(jù)接收過程為8路接收到的串行數(shù)據(jù)先進行串并轉換成為8路 32bit并行數(shù)據(jù)，串并轉換后的數(shù)據(jù)寄存到一個2*8*32bit的乒乓緩存內，然后串行接收端 口啟動DMA控制器，并按照DMA計算的片內存儲器地址順序將緩存數(shù)據(jù)寫入到相應的存儲 器中，同時判斷是否繼續(xù)響應發(fā)送端口的傳輸請求并送出ACK應答信號。具體的時序關系 描述如下Link 口接收端DMA在程序員正確設置控制寄存器后保持接收響應信號ACK為低 電平，表示準備好DMA接收工作，此時如果發(fā)送端啟動DMA傳輸，將接收到碼形為“110011” 的DMA發(fā)送請求信號IRQ，接收端檢測到此IRQ信號后進行控制字接收準備，并將隨后收到 的2個32bit控制字賦值給接收端控制寄存器。發(fā)送端在發(fā)送完控制字之后將IRQ信號拉 高，當發(fā)送端乒緩存準備完畢(寫滿)開始正式傳送數(shù)據(jù)的時候，會將IRQ信號拉低，發(fā)送端 的乒緩存中8個32bit數(shù)據(jù)(對應8個串行LVDS通道)開始進行并串轉換與發(fā)送工作，接收 端此時進入步驟八，開始接收串行數(shù)據(jù)并進行串并轉換工作，同時將轉換后的32bit并行 數(shù)據(jù)存入接收端乒緩存中。所有的并串——串并轉換、發(fā)送與接收工作都嚴格按照IRQ信號 的下降沿同步。當一次數(shù)據(jù)接收完成并存入接收端乒緩存后，接收端緩存交換波信號(Rx_ reg_switch)發(fā)生翻轉指向接收端乓緩存，同時從已寫滿的乒緩存中讀出數(shù)據(jù)，進行步驟九操作，此時接收端DMA控制器開始產生片內數(shù)據(jù)存儲器寫地址(waddr)，地址送到寫總線仲 裁電路進行仲裁，一旦取得總線控制權，實施步驟十，將從緩存取出的32bi數(shù)據(jù)寫入到此 地址所訪問的片內存儲器相應地址空間中，然后用起始地址加步進值計算出新地址值，并 重復上述操作，直至將深度為8的接收乒緩存讀空并全部寫入到片內存儲器后，給出接收 緩存空標志(reg_empty)為高。在步驟十一中，一次串并轉換接收工作結束時，給出一個接 收結束標志為‘1’，同時檢測接收端緩存空標志是否為高電平，如是，則表示接收乓緩存準 備好，可繼續(xù)接收數(shù)據(jù)，ACK信號維持高電平，接收端的緩存交換波信號發(fā)生一次翻轉，開始 下一個數(shù)據(jù)的接收工作，同時將接收端緩存空標志清零。如果此時接收端緩存空標志信號 為低電平，表示另一組緩存數(shù)據(jù)尚未讀空，不能繼續(xù)接收數(shù)據(jù)，此時將ACK信號拉低，維持 接收端緩存交換波電平不變，發(fā)送端停止數(shù)據(jù)發(fā)送工作，直到接收端緩存空標志為高時，再 將ACK信號置高，接收端緩存交換波信號發(fā)生翻轉，并啟動下一組數(shù)據(jù)的串并轉換與接收 工作。重復操作直至發(fā)送端請求信號^Q恒為高則停止數(shù)據(jù)接收工作，而后當DMA寫地址 計數(shù)長度達到事先控制字所設定的DMA傳輸長度，Link 口接收工作完全結束，給出接收結 束標志。每一個Link接收端口由8個LVDS數(shù)據(jù)通道構成，這8個通道分別以串行方式輸 入Ibit數(shù)據(jù)，8個通道在同一個時間節(jié)拍內同時接收Sbit數(shù)據(jù)。接收到串行數(shù)據(jù)之后要進 行串并轉換的工作，每個通道有一個串并轉換電路(見圖5)，即將一串Ibit的串行數(shù)據(jù)轉 變成一個32bit的并行數(shù)據(jù)存入緩存。數(shù)據(jù)傳輸方式為先低位后高位。串并轉換速率由發(fā) 送端提供的隨路時鐘TR_CLK決定。接收到的串行數(shù)據(jù)在做串并轉換工作時，需要根據(jù)發(fā)送 端事先發(fā)送的控制字中奇偶校驗、數(shù)據(jù)字寬、是否有符號數(shù)等信息來確定相應的操作。其工 作方式為首先將輸入的Ibit串行數(shù)據(jù)分別利用時鐘TR_CLK的上升沿和下降沿在不同的 時刻打入(串并轉換)兩個16bit寄存器中，分別為所需得到數(shù)據(jù)的奇偶位。(上升沿采奇數(shù) 據(jù)做串并轉換，下降沿采偶數(shù)據(jù)做串并轉換。)根據(jù)傳輸數(shù)據(jù)字寬設定在接收完一次完整的 串行數(shù)據(jù)后，將奇偶位并行數(shù)據(jù)合并成一個完整的32bit并行數(shù)據(jù)，同時進行奇偶校驗。之 后將數(shù)據(jù)存入乒乓緩存中。本實施例中的TR_CLK信號，IRQ信號和ACK信號之間的時序關系見圖6。
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權利要求
1.一種基于串行數(shù)據(jù)傳輸方式的鏈路接口電路，包括處理器內核Link發(fā)送端的接口 電路，處理器內核Link接收端的接口電路，以及鏈接在Link發(fā)送端與Link接收端鏈路口 之間的8位數(shù)據(jù)線和三根控制線；其特征在于所述處理器內核Link發(fā)送端的接口電路，具有DMA傳輸控制寄存器，用于設置鏈路DMA傳輸需要的控制信號；根據(jù)設置控制字可以按照系統(tǒng)主時鐘的2、4、6、8不同分頻周期產生的隨路時鐘發(fā)生器；根據(jù)設置控制字內容可以產生發(fā)送端片內存儲器讀地址，且同時也產生Link 口傳輸 協(xié)議中的傳輸請求信號的發(fā)送端DMA控制器；2*8*32bit的發(fā)送乒乓緩沖器，用于DMA數(shù)據(jù)緩存；8個并行的可以支持16bit或32bit位寬的并串轉換電路，用于同時輸出8個通道的串 行數(shù)據(jù)；所述處理器內核Link接收端的接口電路，具有 DMA接收控制寄存器，用于配置鏈路DMA接收需要的控制信號； 根據(jù)控制字內容可以產生接收端片內存儲器寫地址，同時也產生Link 口傳輸協(xié)議中 的傳輸應答信號的接收端DMA控制器；2*8*32bit的接收乒乓緩沖器，用于DMA數(shù)據(jù)緩存；8個并行的可以支持16bit或32bit位寬的串并轉換電路，用于同時接收8個通道的串 行數(shù)據(jù)；所述鏈路口采用發(fā)送端向接收端傳送參數(shù)的傳輸協(xié)議，用于在兩片數(shù)字信號處理器間 實現(xiàn)基于LVDS接口的鏈路傳輸。
2.根據(jù)權利要求1所述的一種基于串行數(shù)據(jù)傳輸方式的鏈路接口電路，其特征在于 所述鏈路口是獨立的雙向口，在發(fā)送的同時可以從對方接收數(shù)據(jù)。
3.根據(jù)權利要求1所述的一種基于串行數(shù)據(jù)傳輸方式的鏈路接口電路，其特征在于 所述鏈路口隨路時鐘的上升沿和下降沿都進行數(shù)據(jù)傳輸。
4.根據(jù)權利要求1所述的一種基于串行數(shù)據(jù)傳輸方式的鏈路接口電路，其特征在于 所述的傳輸協(xié)議為第一步驟，判斷發(fā)送端DMA傳輸是否有效啟動； 第二步驟，根據(jù)預設相應控制字值產生分頻隨路時鐘TR_CLK ； 第三步驟，如果有效啟動，根據(jù)接收端ACK信號，判斷是否準備好建立鏈路傳輸，如條 件滿足則產生碼形“110011”的傳輸請求啟動信號IRQ，開始建立一次鏈路傳輸； 第四步驟，發(fā)送端通過并串轉換通道0將2個32bit控制字傳遞給接收端； 第五步驟，發(fā)送端DMA控制器連續(xù)產生片內存儲器讀地址，并進行地址總線仲裁； 第六步驟，若取得讀總線控制權，就將此地址所讀取的存儲器中數(shù)據(jù)寫入到發(fā)送乒乓 緩存中，并繼續(xù)計算下一個地址，如果無效，則等待仲裁有效后再繼續(xù)下一個地址地算；第七步驟，乒乓緩存中的乒緩存寫滿后，開始進行并串轉換，將數(shù)據(jù)串行發(fā)送出去至接 收端，同時切換內存與乒乓緩存的聯(lián)系，將從片內存儲器讀取數(shù)據(jù)寫入乓緩存中；第八步驟，接收端接收串行數(shù)據(jù)并進行串并轉換工作，將轉換后的并行數(shù)據(jù)存入接收 乒緩存中；第九步驟，接收端啟動DMA控制器，連續(xù)產生片內存儲器寫地址并進行地址總線仲裁； 第十步驟，若取得寫總線控制權，則將接收緩存中數(shù)據(jù)寫入到相應的片內存儲器中，并 繼續(xù)計算下一個地址，如果無效，則等待仲裁有效后再繼續(xù)下一個地址地算，直至將乒緩存 數(shù)據(jù)讀空后切換到乓緩存繼續(xù)等待進數(shù)；第十一步，接收端DMA控制器同時判斷是否繼續(xù)響應發(fā)送端口的傳輸請求并送出ACK 應答信號；第十二步，當發(fā)送端乓緩存已滿且接收端響應的ACK信號有效(‘ 1’)，則繼續(xù)上述步 驟，將發(fā)送端乓緩存內的數(shù)據(jù)經過并串——串并轉換傳輸給接收端乓緩存，重復操作直至 地址計數(shù)長度達到程序員所設定的一次DMA傳輸長度，Link 口傳輸工作結束，給出發(fā)送結 束標志和接收結束標志。
全文摘要
本發(fā)明公開了一種串行數(shù)據(jù)傳輸方式的鏈路接口電路，包括處理器內核Link發(fā)送端的接口電路，處理器內核Link接收端的接口電路，以及鏈接在Link發(fā)送端與Link接收端鏈路口之間的8位數(shù)據(jù)線和三根控制線；Link口隨路時鐘發(fā)生器，用于產生鏈路傳輸隨路時鐘；Link口DMA控制寄存器，用于設置鏈路DMA傳輸需要的控制信號；Link口DMA控制器，用于產生鏈路傳輸協(xié)議需要的時序及訪問內部存儲器的地址；Link口乒乓緩沖寄存器，用于存儲鏈路傳輸過程需要經過并串轉換發(fā)送的數(shù)據(jù)和經過串并轉換接收的數(shù)據(jù)；并串轉換電路，用于同時輸出8個通道的串行數(shù)據(jù)；鏈路口采用發(fā)送端向接收端傳送參數(shù)的傳輸協(xié)議，用于在兩片DSP間實現(xiàn)接口的鏈路傳輸。
文檔編號G06F13/38GK102147780SQ20111010664
公開日2011年8月10日 申請日期2011年4月27日 優(yōu)先權日2011年4月27日
發(fā)明者汪灝, 洪一, 郭二輝 申請人:中國電子科技集團公司第三十八研究所