專(zhuān)利名稱(chēng)：一種高端容錯(cuò)計(jì)算機(jī)系統(tǒng)及實(shí)現(xiàn)方法
技術(shù)領(lǐng)域：
本發(fā)明涉及高端計(jì)算機(jī)設(shè)計(jì)領(lǐng)域，具體涉及一種高端容錯(cuò)計(jì)算機(jī)系統(tǒng)及實(shí)現(xiàn)方 法。
背景技術(shù)：
隨著計(jì)算機(jī)技術(shù)的飛速發(fā)展，為了滿(mǎn)足經(jīng)濟(jì)社會(huì)發(fā)展的需要，高可靠的計(jì)算機(jī)系 統(tǒng)成為制約社會(huì)發(fā)展關(guān)鍵領(lǐng)域的瓶頸之一。金融、電信等關(guān)鍵領(lǐng)域?qū)τ?jì)算機(jī)系統(tǒng)的可靠性 要求極高，因此需要構(gòu)建高可靠的龐大的多路計(jì)算機(jī)系統(tǒng)，以便更好適應(yīng)當(dāng)今各領(lǐng)域的應(yīng) 用需求，但是另一方面也陷入了多路計(jì)算機(jī)系統(tǒng)互聯(lián)帶來(lái)的系統(tǒng)可靠性的技術(shù)難題中，計(jì) 算機(jī)系統(tǒng)的處理器數(shù)量不斷增多，越來(lái)越高的集成密度使系統(tǒng)可靠性設(shè)計(jì)難度加大。

發(fā)明內(nèi)容
本發(fā)明要解決的技術(shù)問(wèn)題是，提供一種高端容錯(cuò)計(jì)算機(jī)系統(tǒng)及實(shí)現(xiàn)方法，能夠有 效實(shí)現(xiàn)全局存儲(chǔ)器共享，均衡系統(tǒng)傳輸帶寬和延遲，有效解決了多路CPU系統(tǒng)集成可靠性 的問(wèn)題，具有很高的技術(shù)價(jià)值。為了解決上述技術(shù)問(wèn)題，本發(fā)明提出一種高端容錯(cuò)計(jì)算機(jī)系統(tǒng)，包括N個(gè)單結(jié)點(diǎn) 原型驗(yàn)證系統(tǒng)和M個(gè)交叉開(kāi)關(guān)互聯(lián)路由器芯片組，每個(gè)所述交叉開(kāi)關(guān)互聯(lián)路由器芯片組均 用于實(shí)現(xiàn)所述N個(gè)單結(jié)點(diǎn)原型驗(yàn)證系統(tǒng)之間互聯(lián)，各所述交叉開(kāi)關(guān)互聯(lián)路由器芯片組之間 不做轉(zhuǎn)接，M，N均為大于等于2的正整數(shù)，其中所述單結(jié)點(diǎn)原型驗(yàn)證系統(tǒng)包括計(jì)算板，為一 4路緊耦合計(jì)算板；芯片驗(yàn)證板，包括2個(gè)結(jié)點(diǎn)控制器芯片組，其中每一結(jié)點(diǎn)控制器芯片組包括2個(gè) 現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)芯片，共同承載1個(gè)結(jié)點(diǎn)控制器的邏輯；互聯(lián)板，包括2個(gè)FPGA芯片，其中每個(gè)FPGA芯片提供一個(gè)高速互聯(lián)端口，用于實(shí) 現(xiàn)所述計(jì)算板中的2路與1個(gè)所述結(jié)點(diǎn)控制器芯片組之間的協(xié)議互聯(lián)。進(jìn)一步地，上述系統(tǒng)還可具有以下特點(diǎn)所述4路緊耦合計(jì)算板包括4個(gè)CPU，所述4個(gè)CPU內(nèi)部互聯(lián)，彼此共享存儲(chǔ)器；所述N個(gè)單結(jié)點(diǎn)原型驗(yàn)證系統(tǒng)中的各CPU之間經(jīng)所述交叉開(kāi)關(guān)互聯(lián)路由器芯片組 彼此互聯(lián)，共享存儲(chǔ)器。進(jìn)一步地，上述系統(tǒng)還可具有以下特點(diǎn)所述結(jié)點(diǎn)控制器的邏輯包括高速緩沖存儲(chǔ)器(Cache) —致性控制和互聯(lián)網(wǎng)絡(luò)接 口控制。進(jìn)一步地，上述系統(tǒng)還可具有以下特點(diǎn)所述芯片驗(yàn)證板具有網(wǎng)絡(luò)接口(Ni)；所述多個(gè)單結(jié)點(diǎn)原型驗(yàn)證系統(tǒng)經(jīng)各自的芯片驗(yàn)證板上的NI接口與所述交叉開(kāi)關(guān) 互聯(lián)路由器芯片組相連。
進(jìn)一步地，上述系統(tǒng)還可具有以下特點(diǎn)N的取值為8;M的取值為4。為了解決上述技術(shù)問(wèn)題，本發(fā)明還提出一種高端容錯(cuò)計(jì)算機(jī)系統(tǒng)的實(shí)現(xiàn)方法，包 括選擇計(jì)算板，所述計(jì)算板為一 4路緊耦合計(jì)算板；選擇芯片驗(yàn)證板，所述芯片驗(yàn)證板包括2個(gè)結(jié)點(diǎn)控制器芯片組，其中每一結(jié)點(diǎn)控 制器芯片組包括2個(gè)現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)芯片，共同承載1個(gè)結(jié)點(diǎn)控制器的邏輯；選擇互聯(lián)板，所述互聯(lián)板包括2個(gè)FPGA芯片，其中每個(gè)FPGA芯片提供一個(gè)高速 互聯(lián)端口，用于實(shí)現(xiàn)所述計(jì)算板中的2路與1個(gè)所述結(jié)點(diǎn)控制器芯片組之間的協(xié)議互聯(lián)；將所述計(jì)算板中的2路經(jīng)所述互聯(lián)板中的1個(gè)FPGA芯片連接至所述計(jì)算板中的 一個(gè)結(jié)點(diǎn)控制器芯片組，將所述計(jì)算板中的另外2路經(jīng)所述互聯(lián)板中的另外1個(gè)FPGA芯片 連接至所述計(jì)算板中的另外一個(gè)結(jié)點(diǎn)控制器芯片組，從而組成一個(gè)單結(jié)點(diǎn)原型驗(yàn)證系統(tǒng)；將N個(gè)所述單結(jié)點(diǎn)原型驗(yàn)證系統(tǒng)中的每一個(gè)單結(jié)點(diǎn)原型驗(yàn)證系統(tǒng)分別與M個(gè)交叉 開(kāi)關(guān)互聯(lián)路由器芯片組中的每一個(gè)交叉開(kāi)關(guān)互聯(lián)路由器芯片組相連，各交叉開(kāi)關(guān)互聯(lián)路由 器芯片組之間不做轉(zhuǎn)接，任意一個(gè)交叉開(kāi)關(guān)互聯(lián)路由器芯片組實(shí)現(xiàn)與其連接的N個(gè)所述單 結(jié)點(diǎn)原型驗(yàn)證系統(tǒng)內(nèi)部互聯(lián)，以構(gòu)成一個(gè)N結(jié)點(diǎn)4*N路系統(tǒng)；M，N均為大于等于2的正整數(shù)。進(jìn)一步地，上述方法還可具有以下特點(diǎn)所述4路緊耦合計(jì)算板包括4個(gè)CPU，所述4個(gè)CPU內(nèi)部互聯(lián)，彼此共享存儲(chǔ)器；所述N個(gè)單結(jié)點(diǎn)原型驗(yàn)證系統(tǒng)中的各CPU之間經(jīng)所述交叉開(kāi)關(guān)互聯(lián)路由器芯片組 彼此互聯(lián)，共享存儲(chǔ)器。進(jìn)一步地，上述方法還可具有以下特點(diǎn)所述結(jié)點(diǎn)控制器的邏輯包括高速緩沖存儲(chǔ)器(Cache) —致性控制和互聯(lián)網(wǎng)絡(luò)接 口控制。進(jìn)一步地，上述方法還可具有以下特點(diǎn)所述芯片驗(yàn)證板具有網(wǎng)絡(luò)接口(Ni)；在將所述N個(gè)所述單結(jié)點(diǎn)原型驗(yàn)證系統(tǒng)互聯(lián)時(shí)，是將所述N個(gè)單結(jié)點(diǎn)原型驗(yàn)證系 統(tǒng)經(jīng)各自的芯片驗(yàn)證板上的NI接口與所述交叉開(kāi)關(guān)互聯(lián)路由器芯片組相連。進(jìn)一步地，上述方法還可具有以下特點(diǎn)N的取值為8 ；M的取值為4。本發(fā)明提供的一種高端容錯(cuò)計(jì)算機(jī)系統(tǒng)及實(shí)現(xiàn)方法，能夠有效實(shí)現(xiàn)全局存儲(chǔ)器共 享，均衡系統(tǒng)傳輸帶寬和延遲，有效解決了多路CPU系統(tǒng)集成可靠性的問(wèn)題，具有很高的技 術(shù)價(jià)值。


圖1是本發(fā)明實(shí)施例一種高端容錯(cuò)計(jì)算機(jī)系統(tǒng)方框圖；圖2是本發(fā)明實(shí)施例一種高端容錯(cuò)計(jì)算機(jī)系統(tǒng)的實(shí)現(xiàn)方法流程圖。
具體實(shí)施例方式下面將結(jié)合附圖來(lái)詳細(xì)說(shuō)明本發(fā)明實(shí)施方案。參見(jiàn)圖1，該圖示出了本發(fā)明實(shí)施例一種高端容錯(cuò)計(jì)算機(jī)系統(tǒng)示意圖，包括N個(gè)單 結(jié)點(diǎn)原型驗(yàn)證系統(tǒng)和M個(gè)交叉開(kāi)關(guān)互聯(lián)路由器芯片組(NR)，每個(gè)所述交叉開(kāi)關(guān)互聯(lián)路由器 芯片組均用于實(shí)現(xiàn)所述N個(gè)所述單結(jié)點(diǎn)原型驗(yàn)證系統(tǒng)內(nèi)部互聯(lián)，以構(gòu)成一個(gè)N結(jié)點(diǎn)4*N路 系統(tǒng)，各所述交叉開(kāi)關(guān)互聯(lián)路由器芯片組之間不做轉(zhuǎn)接，從而保證M個(gè)交叉開(kāi)關(guān)互聯(lián)路由 器芯片組構(gòu)成的M套平行網(wǎng)絡(luò)彼此獨(dú)立，M, N均為大于等于2的正整數(shù)，其中所述單結(jié)點(diǎn)原型驗(yàn)證系統(tǒng)包括計(jì)算板，為一 4路緊耦合計(jì)算板；芯片驗(yàn)證板，包括2個(gè)結(jié)點(diǎn)控制器芯片組，其中每一結(jié)點(diǎn)控制器芯片組包括2個(gè) 現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)芯片，共同承載1個(gè)結(jié)點(diǎn)控制器的邏輯；互聯(lián)板，包括2個(gè)FPGA芯片，其中每個(gè)FPGA芯片提供一個(gè)高速互聯(lián)端口，用于實(shí) 現(xiàn)所述計(jì)算板中的2路與1個(gè)所述結(jié)點(diǎn)控制器芯片組之間的協(xié)議互聯(lián)。其中，在圖1中，互聯(lián)板和芯片驗(yàn)證板構(gòu)成2個(gè)結(jié)點(diǎn)控制器(NC)，每個(gè)結(jié)點(diǎn)控制器 包括芯片驗(yàn)證板上的一個(gè)結(jié)點(diǎn)控制器芯片組和互聯(lián)板上的一個(gè)FPGA芯片，實(shí)現(xiàn)對(duì)計(jì)算板 上的2路CPU的控制。其中，所述4路緊耦合計(jì)算板包括4個(gè)CPU，所述4個(gè)CPU內(nèi)部互聯(lián)，彼此共享存儲(chǔ) 器；所述N個(gè)單結(jié)點(diǎn)原型驗(yàn)證系統(tǒng)中的各CPU之間經(jīng)所述交叉開(kāi)關(guān)互聯(lián)路由器芯片組彼此 互聯(lián)，共享存儲(chǔ)器，即整個(gè)N結(jié)點(diǎn)4*N路系統(tǒng)內(nèi)部的4*N個(gè)CPU彼此共享存儲(chǔ)器。其中，所述結(jié)點(diǎn)控制器的邏輯包括高速緩沖存儲(chǔ)器(Cache) —致性控制和互聯(lián) 網(wǎng)絡(luò)接口控制。其中，互聯(lián)板的2個(gè)FPGA芯片除了實(shí)現(xiàn)物理層邏輯，保證互連鏈路握手初始化以 及信號(hào)傳輸質(zhì)量外，還可以為驗(yàn)證工作提供了多種調(diào)試手段和測(cè)試方法。其中，所述交叉開(kāi)關(guān)互聯(lián)路由器芯片組可以通過(guò)例如PCIe接口、NI (Network Interface)接口、光接口、AMD HT接口、htel QPI接口、以及自主開(kāi)發(fā)的其他協(xié)議接口等 高速接口實(shí)現(xiàn)多個(gè)所述單結(jié)點(diǎn)原型驗(yàn)證系統(tǒng)內(nèi)部互聯(lián)，實(shí)現(xiàn)多CPU系統(tǒng)集成，有效實(shí)現(xiàn)全 局存儲(chǔ)器共享，有效解決了多路CPU系統(tǒng)中超大規(guī)模集成電路設(shè)計(jì)驗(yàn)證復(fù)雜度的問(wèn)題，在 保證計(jì)算機(jī)系統(tǒng)驗(yàn)證和高端服務(wù)器關(guān)鍵芯片組驗(yàn)證的基礎(chǔ)上，實(shí)現(xiàn)了高端計(jì)算機(jī)系統(tǒng)性能 的要求，具有很高的技術(shù)價(jià)值。同時(shí)板級(jí)多級(jí)互連為調(diào)試驗(yàn)證提供了大量的調(diào)試接口和驗(yàn) 證手段，大大減少了驗(yàn)證難度和復(fù)雜度，節(jié)約了項(xiàng)目研制開(kāi)銷(xiāo)，縮短了項(xiàng)目研制周期。本發(fā)明巧妙地采用多單元板互連方式實(shí)現(xiàn)大規(guī)模結(jié)點(diǎn)控制器芯片組FPGA驗(yàn)證， 經(jīng)過(guò)深入研究和反復(fù)試驗(yàn)，最終設(shè)計(jì)出上述實(shí)施例所述的單結(jié)點(diǎn)原型驗(yàn)證系統(tǒng)，其為一 4 路單結(jié)點(diǎn)系統(tǒng)，其中在選擇系統(tǒng)最小的計(jì)算單元時(shí)，從實(shí)現(xiàn)最的優(yōu)化角度出發(fā)，充分考慮到4路以上 會(huì)增加計(jì)算板規(guī)模不利于制版，4路以下會(huì)增加計(jì)算板數(shù)量，不利于全系統(tǒng)集成，因此，綜合 考慮后選擇4路緊耦合計(jì)算板作為系統(tǒng)最小的計(jì)算單元。自主設(shè)計(jì)邏輯驗(yàn)證單元，即結(jié)點(diǎn)控制器芯片組，實(shí)現(xiàn)系統(tǒng)Cache —致性控制和互 聯(lián)網(wǎng)絡(luò)接口控制通過(guò)采用2片大容量高端FPGA芯片實(shí)現(xiàn)1個(gè)結(jié)點(diǎn)控制器芯片組邏輯，從 而有效保證結(jié)點(diǎn)控制器芯片組FPGA驗(yàn)證覆蓋率，確保對(duì)結(jié)點(diǎn)控制器邏輯進(jìn)行全面驗(yàn)證，為芯片ASIC實(shí)現(xiàn)打下基礎(chǔ)。其中，基于選定的計(jì)算單元(即4路緊耦合計(jì)算板)的設(shè)計(jì)規(guī)格 和接口，需為所述計(jì)算單元配備2個(gè)結(jié)點(diǎn)控制器芯片組，分別負(fù)責(zé)兩路CPU的互連。基于選定的計(jì)算單元(即4路緊耦合計(jì)算板)的設(shè)計(jì)規(guī)格和接口，選擇4端口互 連單板完成計(jì)算單元與邏輯驗(yàn)證單元的4端口協(xié)議互連，以2片高端FPGA芯片分別提供2 個(gè)高速互聯(lián)端口，保證整個(gè)系統(tǒng)的高速互聯(lián)協(xié)議，且能為邏輯驗(yàn)證提供豐富的調(diào)試接口和 驗(yàn)證手段。上述單結(jié)點(diǎn)原型驗(yàn)證系統(tǒng)還具有很好的擴(kuò)展性，能夠方便地將多個(gè)上述單結(jié)點(diǎn)原 型驗(yàn)證系統(tǒng)級(jí)聯(lián)，從而實(shí)現(xiàn)多CPU系統(tǒng)集成，有效實(shí)現(xiàn)全局存儲(chǔ)器共享，有效解決多路CPU 系統(tǒng)中超大規(guī)模集成電路設(shè)計(jì)驗(yàn)證復(fù)雜度的問(wèn)題，具有很高的技術(shù)價(jià)值。進(jìn)一步地，本發(fā)明針對(duì)多路計(jì)算機(jī)系統(tǒng)集成密度高的結(jié)構(gòu)特點(diǎn)，為提高系統(tǒng)性能， 減少設(shè)計(jì)難度和設(shè)計(jì)復(fù)雜度，提高設(shè)計(jì)的可復(fù)用特性，在上述單結(jié)點(diǎn)原型驗(yàn)證系統(tǒng)的基礎(chǔ) 上，采用系統(tǒng)互聯(lián)路由器芯片組實(shí)現(xiàn)N個(gè)同構(gòu)的單結(jié)點(diǎn)原型驗(yàn)證系統(tǒng)內(nèi)部互聯(lián)，以構(gòu)成一 個(gè)N結(jié)點(diǎn)4*N路系統(tǒng)，從而實(shí)現(xiàn)緊耦合共享存儲(chǔ)器的設(shè)計(jì)要求。同時(shí)，N個(gè)單結(jié)點(diǎn)原型驗(yàn)證 系統(tǒng)對(duì)稱(chēng)的同構(gòu)結(jié)構(gòu)實(shí)現(xiàn)了系統(tǒng)處理器間互訪同步長(zhǎng)，保證了緊耦合共享存儲(chǔ)器系統(tǒng)的性 能，并且對(duì)稱(chēng)的同構(gòu)結(jié)構(gòu)也大大減少了多路系統(tǒng)的設(shè)計(jì)復(fù)雜度，提高了設(shè)計(jì)的可重用性，并 且為設(shè)計(jì)驗(yàn)證和板級(jí)調(diào)試工作節(jié)省了大量項(xiàng)目研制時(shí)間，縮短了項(xiàng)目研制周期。進(jìn)一步地，本發(fā)明充分考慮多路處理器系統(tǒng)集成的特點(diǎn)和系統(tǒng)高可靠的設(shè)計(jì)要 求，在上述N結(jié)點(diǎn)4*N路系統(tǒng)的基礎(chǔ)上，使用M個(gè)交叉開(kāi)關(guān)互聯(lián)路由器芯片組平行同構(gòu)擴(kuò)展 出M個(gè)同構(gòu)的N結(jié)點(diǎn)4*N路系統(tǒng)，由于各所述交叉開(kāi)關(guān)互聯(lián)路由器芯片組之間不做轉(zhuǎn)接，從 而保證M個(gè)交叉開(kāi)關(guān)互聯(lián)路由器芯片組構(gòu)成的M個(gè)N結(jié)點(diǎn)4*N路系統(tǒng)彼此獨(dú)立，這種容錯(cuò) 機(jī)制大大提高了高端計(jì)算機(jī)系統(tǒng)的可靠性，提高了其特殊領(lǐng)域應(yīng)用的容錯(cuò)機(jī)制。較佳地，本發(fā)明還針對(duì)32路的高端系統(tǒng)的特點(diǎn)，充分考慮系統(tǒng)效率、設(shè)計(jì)復(fù)雜性， 以及成本，從實(shí)現(xiàn)最優(yōu)化的角度出發(fā)，經(jīng)反復(fù)試驗(yàn)及比較后，提供一種最合理的32路高端 容錯(cuò)計(jì)算機(jī)系統(tǒng)，即，選擇8個(gè)所述單結(jié)點(diǎn)原型驗(yàn)證系統(tǒng)，采用上述方式組成8結(jié)點(diǎn)32路原 型驗(yàn)證系統(tǒng)，并使用4個(gè)交叉開(kāi)關(guān)互聯(lián)路由器芯片組平行同構(gòu)擴(kuò)展出4個(gè)8結(jié)點(diǎn)32路系統(tǒng)， 如圖1所示。這是根據(jù)系統(tǒng)可靠性的要求提出來(lái)的，經(jīng)反復(fù)試驗(yàn)比較后，發(fā)現(xiàn)平行同構(gòu)擴(kuò)展 出的8結(jié)點(diǎn)32路原型驗(yàn)證系統(tǒng)的數(shù)量小于4套時(shí)，系統(tǒng)可靠性較低，大于4套可靠性會(huì)越 高，但是系統(tǒng)規(guī)模太大，對(duì)機(jī)箱、散熱等架構(gòu)設(shè)計(jì)帶來(lái)難度，綜合考慮可以選擇4套為最佳 選擇。圖1中，包括4套平行同構(gòu)的8結(jié)點(diǎn)32路系統(tǒng)，結(jié)合系統(tǒng)自適應(yīng)路由機(jī)制，保證系統(tǒng) 在3套網(wǎng)絡(luò)發(fā)生故障時(shí)，仍能夠使用唯一的非故障網(wǎng)絡(luò)進(jìn)行通信，從而大大提高了高端計(jì) 算機(jī)系統(tǒng)的可靠性，提高了其特殊領(lǐng)域應(yīng)用的容錯(cuò)機(jī)制；對(duì)于每一個(gè)8結(jié)點(diǎn)32路系統(tǒng)而言， 則是以單結(jié)點(diǎn)4路原型驗(yàn)證系統(tǒng)為基礎(chǔ)，分析互聯(lián)芯片組結(jié)構(gòu)特點(diǎn)，以及協(xié)議處理能力和 處理機(jī)制，擴(kuò)展實(shí)現(xiàn)的，整個(gè)32路系統(tǒng)中的16個(gè)結(jié)點(diǎn)控制器芯片組實(shí)現(xiàn)整個(gè)系統(tǒng)的Cache 一致性控制和互連網(wǎng)絡(luò)接口控制。本發(fā)明實(shí)施例還提供了一種高端容錯(cuò)計(jì)算機(jī)系統(tǒng)的實(shí)現(xiàn)方法，如圖2所示，包括步驟S201 選擇計(jì)算板，所述計(jì)算板為一 4路緊耦合計(jì)算板；所述4路緊耦合計(jì)算板包括4個(gè)CPU，所述4個(gè)CPU內(nèi)部互聯(lián)，彼此共享存儲(chǔ)器。步驟S202 選擇芯片驗(yàn)證板，所述芯片驗(yàn)證板包括2個(gè)結(jié)點(diǎn)控制器芯片組，其中 每一結(jié)點(diǎn)控制器芯片組包括2個(gè)現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)芯片，共同承載1個(gè)結(jié)點(diǎn)控制器的邏輯；所述結(jié)點(diǎn)控制器的邏輯包括高速緩沖存儲(chǔ)器(Cache) —致性控制和互聯(lián)網(wǎng)絡(luò)接 口控制。步驟S203 選擇互聯(lián)板，所述互聯(lián)板包括2個(gè)FPGA芯片，其中每個(gè)FPGA芯片提 供一個(gè)高速互聯(lián)端口，用于實(shí)現(xiàn)所述計(jì)算板中的2路與1個(gè)所述結(jié)點(diǎn)控制器芯片組之間的 協(xié)議互聯(lián)；步驟S204 將所述計(jì)算板中的2路經(jīng)所述互聯(lián)板中的1個(gè)FPGA芯片連接至所述計(jì) 算板中的一個(gè)結(jié)點(diǎn)控制器芯片組，將所述計(jì)算板中的另外2路經(jīng)所述互聯(lián)板中的另外1個(gè) FPGA芯片連接至所述計(jì)算板中的另外一個(gè)結(jié)點(diǎn)控制器芯片組，從而組成一個(gè)單結(jié)點(diǎn)原型驗(yàn) 證系統(tǒng)；步驟S205 將N個(gè)所述單結(jié)點(diǎn)原型驗(yàn)證系統(tǒng)中的每一個(gè)單結(jié)點(diǎn)原型驗(yàn)證系統(tǒng)分別 與M個(gè)交叉開(kāi)關(guān)互聯(lián)路由器芯片組中的每一個(gè)交叉開(kāi)關(guān)互聯(lián)路由器芯片組相連，各交叉開(kāi) 關(guān)互聯(lián)路由器芯片組之間不做轉(zhuǎn)接，任意一個(gè)交叉開(kāi)關(guān)互聯(lián)路由器芯片組實(shí)現(xiàn)與其連接的 N個(gè)所述單結(jié)點(diǎn)原型驗(yàn)證系統(tǒng)內(nèi)部互聯(lián)，以構(gòu)成一個(gè)N結(jié)點(diǎn)4*N路系統(tǒng)；M，N均為大于等于 2的正整數(shù)。在所述構(gòu)成的一個(gè)N結(jié)點(diǎn)4*N路系統(tǒng)中，N個(gè)單結(jié)點(diǎn)原型驗(yàn)證系統(tǒng)中的各CPU之 間經(jīng)所述交叉開(kāi)關(guān)互聯(lián)路由器芯片組彼此互聯(lián)，共享存儲(chǔ)器，即整個(gè)N結(jié)點(diǎn)4*N路系統(tǒng)內(nèi)部 的4*N個(gè)CPU彼此共享存儲(chǔ)器。其中，在執(zhí)行步驟S205時(shí)，所述交叉開(kāi)關(guān)互聯(lián)路由器芯片組可以通過(guò)例如PCIe接 口、NI (Network Interface)接口、光接口、AMD HT 接口、htel QPI 接口、以及自主開(kāi)發(fā)的 其他協(xié)議接口等高速接口實(shí)現(xiàn)多個(gè)所述單結(jié)點(diǎn)原型驗(yàn)證系統(tǒng)內(nèi)部互聯(lián)，實(shí)現(xiàn)多CPU系統(tǒng)集 成，有效實(shí)現(xiàn)全局存儲(chǔ)器共享。其中，針對(duì)32路的高端系統(tǒng)的特點(diǎn)，在執(zhí)行步驟S205時(shí)，可以選擇8個(gè)所述單結(jié) 點(diǎn)原型驗(yàn)證系統(tǒng)，組成8結(jié)點(diǎn)32路原型驗(yàn)證系統(tǒng)，并使用4個(gè)交叉開(kāi)關(guān)互聯(lián)路由器芯片組 平行同構(gòu)擴(kuò)展出4個(gè)8結(jié)點(diǎn)32路系統(tǒng)，以最合理的方式提供32路系統(tǒng)的可靠性和容錯(cuò)性。當(dāng)然，本發(fā)明還可有其他多種實(shí)施例，在不背離本發(fā)明精神及其實(shí)質(zhì)的情況下，本 領(lǐng)域技術(shù)人員當(dāng)可根據(jù)本發(fā)明作出各種相應(yīng)的改變和變形，但這些相應(yīng)的改變和變形都應(yīng) 屬于本發(fā)明所附的權(quán)利要求的保護(hù)范圍。
權(quán)利要求
1.一種高端容錯(cuò)計(jì)算機(jī)系統(tǒng)，其特征在于，包括N個(gè)單結(jié)點(diǎn)原型驗(yàn)證系統(tǒng)和M個(gè)交叉開(kāi) 關(guān)互聯(lián)路由器芯片組，每個(gè)所述交叉開(kāi)關(guān)互聯(lián)路由器芯片組均用于實(shí)現(xiàn)所述N個(gè)單結(jié)點(diǎn)原 型驗(yàn)證系統(tǒng)之間互聯(lián)，各所述交叉開(kāi)關(guān)互聯(lián)路由器芯片組之間不做轉(zhuǎn)接，M，N均為大于等于 2的正整數(shù)，其中所述單結(jié)點(diǎn)原型驗(yàn)證系統(tǒng)包括 計(jì)算板，為一 4路緊耦合計(jì)算板；芯片驗(yàn)證板，包括2個(gè)結(jié)點(diǎn)控制器芯片組，其中每一結(jié)點(diǎn)控制器芯片組包括2個(gè)現(xiàn)場(chǎng) 可編程門(mén)陣列(FPGA)芯片，共同承載1個(gè)結(jié)點(diǎn)控制器的邏輯；互聯(lián)板，包括2個(gè)FPGA芯片，其中每個(gè)FPGA芯片提供一個(gè)高速互聯(lián)端口，用于實(shí)現(xiàn)所 述計(jì)算板中的2路與1個(gè)所述結(jié)點(diǎn)控制器芯片組之間的協(xié)議互聯(lián)。
2.如權(quán)利要求1所述的系統(tǒng)，其特征在于所述4路緊耦合計(jì)算板包括4個(gè)CPU，所述4個(gè)CPU內(nèi)部互聯(lián)，彼此共享存儲(chǔ)器； 所述N個(gè)單結(jié)點(diǎn)原型驗(yàn)證系統(tǒng)中的各CPU之間經(jīng)所述交叉開(kāi)關(guān)互聯(lián)路由器芯片組彼此 互聯(lián)，共享存儲(chǔ)器。
3.如權(quán)利要求1所述的系統(tǒng)，其特征在于所述結(jié)點(diǎn)控制器的邏輯包括高速緩沖存儲(chǔ)器(Cache) —致性控制和互聯(lián)網(wǎng)絡(luò)接口控制。
4.如權(quán)利要求1所述的系統(tǒng)，其特征在于 所述芯片驗(yàn)證板具有網(wǎng)絡(luò)接口(Ni)；所述多個(gè)單結(jié)點(diǎn)原型驗(yàn)證系統(tǒng)經(jīng)各自的芯片驗(yàn)證板上的NI接口與所述交叉開(kāi)關(guān)互聯(lián) 路由器芯片組相連。
5.如權(quán)利要求1-4中任何一項(xiàng)所述的系統(tǒng)，其特征在于 N的取值為8 ；M的取值為4。
6.一種高端容錯(cuò)計(jì)算機(jī)系統(tǒng)的實(shí)現(xiàn)方法，其特征在于，包括 選擇計(jì)算板，所述計(jì)算板為一 4路緊耦合計(jì)算板；選擇芯片驗(yàn)證板，所述芯片驗(yàn)證板包括2個(gè)結(jié)點(diǎn)控制器芯片組，其中每一結(jié)點(diǎn)控制器 芯片組包括2個(gè)現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)芯片，共同承載1個(gè)結(jié)點(diǎn)控制器的邏輯；選擇互聯(lián)板，所述互聯(lián)板包括2個(gè)FPGA芯片，其中每個(gè)FPGA芯片提供一個(gè)高速互聯(lián) 端口，用于實(shí)現(xiàn)所述計(jì)算板中的2路與1個(gè)所述結(jié)點(diǎn)控制器芯片組之間的協(xié)議互聯(lián)；將所述計(jì)算板中的2路經(jīng)所述互聯(lián)板中的1個(gè)FPGA芯片連接至所述計(jì)算板中的一個(gè) 結(jié)點(diǎn)控制器芯片組，將所述計(jì)算板中的另外2路經(jīng)所述互聯(lián)板中的另外1個(gè)FPGA芯片連接 至所述計(jì)算板中的另外一個(gè)結(jié)點(diǎn)控制器芯片組，從而組成一個(gè)單結(jié)點(diǎn)原型驗(yàn)證系統(tǒng)；將N個(gè)所述單結(jié)點(diǎn)原型驗(yàn)證系統(tǒng)中的每一個(gè)單結(jié)點(diǎn)原型驗(yàn)證系統(tǒng)分別與M個(gè)交叉開(kāi)關(guān) 互聯(lián)路由器芯片組中的每一個(gè)交叉開(kāi)關(guān)互聯(lián)路由器芯片組相連，各交叉開(kāi)關(guān)互聯(lián)路由器芯 片組之間不做轉(zhuǎn)接，任意一個(gè)交叉開(kāi)關(guān)互聯(lián)路由器芯片組實(shí)現(xiàn)與其連接的N個(gè)所述單結(jié)點(diǎn) 原型驗(yàn)證系統(tǒng)內(nèi)部互聯(lián)，以構(gòu)成一個(gè)N結(jié)點(diǎn)4*N路系統(tǒng)；M，N均為大于等于2的正整數(shù)。
7.如權(quán)利要求6所述的方法，其特征在于所述4路緊耦合計(jì)算板包括4個(gè)CPU，所述4個(gè)CPU內(nèi)部互聯(lián)，彼此共享存儲(chǔ)器；所述N個(gè)單結(jié)點(diǎn)原型驗(yàn)證系統(tǒng)中的各CPU之間經(jīng)所述交叉開(kāi)關(guān)互聯(lián)路由器芯片組彼此 互聯(lián)，共享存儲(chǔ)器。
8.如權(quán)利要求6所述的方法，其特征在于所述結(jié)點(diǎn)控制器的邏輯包括高速緩沖存儲(chǔ)器(Cache) —致性控制和互聯(lián)網(wǎng)絡(luò)接口控制。
9.如權(quán)利要求6所述的方法，其特征在于 所述芯片驗(yàn)證板具有網(wǎng)絡(luò)接口(Ni)；在將所述N個(gè)所述單結(jié)點(diǎn)原型驗(yàn)證系統(tǒng)互聯(lián)時(shí)，是將所述N個(gè)單結(jié)點(diǎn)原型驗(yàn)證系統(tǒng)經(jīng) 各自的芯片驗(yàn)證板上的NI接口與所述交叉開(kāi)關(guān)互聯(lián)路由器芯片組相連。
10.如權(quán)利要求6-9中任何一項(xiàng)所述的方法，其特征在于 N的取值為8 ；M的取值為4。
全文摘要
本發(fā)明提供了一種高端容錯(cuò)計(jì)算機(jī)系統(tǒng)及實(shí)現(xiàn)方法，該系統(tǒng)包括N個(gè)單結(jié)點(diǎn)原型驗(yàn)證系統(tǒng)和M個(gè)交叉開(kāi)關(guān)互聯(lián)路由器芯片組，每個(gè)所述交叉開(kāi)關(guān)互聯(lián)路由器芯片組均用于實(shí)現(xiàn)所述N個(gè)單結(jié)點(diǎn)原型驗(yàn)證系統(tǒng)之間互聯(lián)，各所述交叉開(kāi)關(guān)互聯(lián)路由器芯片組之間不做轉(zhuǎn)接，M，N均為大于等于2的正整數(shù)，所述單結(jié)點(diǎn)原型驗(yàn)證系統(tǒng)包括計(jì)算板，為一4路緊耦合計(jì)算板；芯片驗(yàn)證板，包括2個(gè)結(jié)點(diǎn)控制器芯片組，其中每一結(jié)點(diǎn)控制器芯片組包括2個(gè)現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)芯片，共同承載1個(gè)結(jié)點(diǎn)控制器的邏輯；互聯(lián)板，包括2個(gè)FPGA芯片，其中每個(gè)FPGA芯片提供一個(gè)高速互聯(lián)端口，用于實(shí)現(xiàn)所述計(jì)算板中的2路與1個(gè)所述結(jié)點(diǎn)控制器芯片組之間的協(xié)議互聯(lián)。
文檔編號(hào)G06F15/173GK102129418SQ20111005372
公開(kāi)日2011年7月20日 申請(qǐng)日期2011年3月7日 優(yōu)先權(quán)日2011年3月7日
發(fā)明者李仁剛, 王恩東, 胡雷鈞 申請(qǐng)人:浪潮(北京)電子信息產(chǎn)業(yè)有限公司