專利名稱：多核處理器、多核處理器的調試系統(tǒng)和調試方法
技術領域：
本發(fā)明涉及一種多 核處理器、多核處理器的調試系統(tǒng)及調試方法。
背景技術：
多核處理器是指在一枚處理器芯片中同時集成兩個或多個計算內核。相比于單核 處理器，多核處理器具有更快的運算速率，更加高效的功率利用率等特點。但是，相比于單 核處理器，多核處理器的調試確顯得復雜?，F(xiàn)有技術中，比如CPU、DSP等單核處理器通常采用JTAG(Joint Test ActionGroup，聯(lián)合測試行動小組)接口對其內部電路邏輯進行訪問以便于對其進行調試。 JTAG是一種用于芯片內部測試的且兼容IEEE1149. 1的國際標準化協(xié)議。標準的JTAG接 口一般具有模式選擇TMS、時鐘TCK、數(shù)據(jù)輸入TDI和數(shù)據(jù)輸出TD0，還可能包括一個可選的 TRST，用于測試復位。JTAG對芯片進行測試的基本原理是，在芯片的處理器中定義一個測試 訪問端口 TAP (Test Access Port), JTAG仿真器通過該測試訪問端口 TAP對處理器內部節(jié) 點進行測試。對于多核處理器，由于其包含多個CPU和/或DSP等單核處理器，每個單核處理器 均設置有屬于自己的測試訪問端口 TAP，并且，各個單核處理器之間還通過外圍邏輯電路連 接，這些都導致多核處理器的聯(lián)合調試變得復雜。如圖1所示為現(xiàn)有技術中一種采用串行方式對多核處理器進行調試時的連接圖。 從圖中可以看出，多核處理器包含多個處理器核(也稱IP)，分別是IP1、IP2、IP3和IP4，每 個處理器核均設置有屬于自己的測試訪問端口 TAP。各個處理器核的測試訪問端口 TAP采 用菊花鏈式的連接方式，即上一級測試訪問端口 TAP的TDO接入下級測試訪問端口 TAP的 TDI, JTAG訪真器的TCK、TMS、TRST接入所有的TAP。雖然通過此種方式可以測試各處理器 核之間的連通性卻也存在如下缺陷，由于各處理器核之間為菊花鏈式的串聯(lián)方式，調試系 統(tǒng)對于單個處理器核的調試十分困難；如果一個處理器核的測試訪問端口 TAP無效，那么 與其相連接的其它處理器核均不能被調試；另外，此種連接方式在時行調試時，需要對調試 工具，也就是JTAG仿真器，進行較大幅度的修改。如果各處理器核的測試訪問端口之間采用并行的連接方式，則可以對任何處理器 核進行調試。并行的連接方式是指將測試數(shù)據(jù)輸入TDI連入所有的測試訪問端口 TAP，所有 測試訪問端口 TAP的測試數(shù)據(jù)輸出TDO都經過多選器反饋給JTAG仿真器。測試模式TMS 信號通過多選器分流為多個TMS送入所有的測試訪問端口 TAP中，測試時鐘TCK和測試復 位TRST送入所有的測試訪問端口 TAP?，F(xiàn)有技術中，采用并聯(lián)的連接方式時，在多核處理器的內部增加一個芯片級的測 試訪問端口 TAP通道，該芯片級的測試訪問端口 TAP通道與所有處理器的測試訪問端口 TAP 相連接。調試時，JTAG仿真器首先訪問該芯片級的測試訪問端口 TAP通道，然后通過對該 芯片級的測試訪問端口 TAP通道對單個處理器核進行調試。如圖2所示為通過增加TLM (TAP Linking Module)模塊對多核處理器進行調試時的多個測試 訪問端口 TAP的連接示意圖。圖示中，多核處理器包括多個處理器核(IP)，每個 處理器核均設置有屬于自己的測試訪問端口 TAP。另外地，該多核處理器還包括一個芯片 級的TLM模塊，該TLM模塊設置有與JTAG仿真器相連接的TCK、TMS、TRSI和TDO接口，TLM 模塊還設置有SEL信號和ENA信號引腳，分別與所有測試訪問端口 TAP相連接。對應地，所 有。調試時，TLM模塊根據(jù)各個處理器核的TAP的SEL信號，對待測處理器核的TAP發(fā)出使 能信號ENA，并把JTAG仿真器的測試信號TDI、TMS、TCK和TRST通過所述TAP傳遞給待測 處理器核，并接收待測處理器核反饋的測試數(shù)據(jù)輸出TD0。圖2的結構通過增加TLM模塊， 并在TLM模塊與處理器核的測試訪問端口之間進行SEL和ENA通信，使待測處理器核接入 JTAG仿真器的掃描鏈上，完成對單個處理器核的調試。其不足之片在于，需要改變測試訪問 端口 TAP的設計，即增加關于SEL和ENA的設計。如圖3所示為通過增加單個信號MDS為多核處理器進行調試的多個TAP的連接示 意圖。在圖示中，多核處理器的內部設置有一個芯片級的調試支持模塊，該調試支持模塊 與JTAG仿真器和每個處理器核的測試訪問端口 TAP相連接，且各處理器核的測試訪問端口 TAP以并行的方式接入所述調試支持模塊。調試支持模塊設置有六個外部接口，除了分別 與JTAG仿真器的TMS、TDI、TCK、TRST, TDO相連接的五個接口外，還設置了一個與JTAG的 MDS信號相連接的接口，該接口用于接收從JTAG訪真器發(fā)出的MDS信號。圖示結構中，調試 支持模塊在MDS信號的控制作用，將待測試處理器核的測試訪問端口 TAP接入JTAG仿真器 的掃描鏈。具體的實現(xiàn)方式是，當MDS信號為低電平時，將數(shù)據(jù)輸入TDI移入調試支持模塊 中設置的鏈選指令寄存器，當MDS信號為高電平時，則將TDI移入鏈選指令寄存器指定TAP 的TDI中。因此，圖示結構需要改變JTAG仿真器的設計，主要是增加關于MDS信號設計，對 JTAG仿真器的改動較大。從上述內容可知，多核處理器的調試，需要改變標準的測試訪問端口 TAP的設計 和/或者需要改變標準的JTAG訪真器的設計。然而，測試訪問端口 TAP和JTAG仿真器均 是IEEE1149. 1協(xié)議中規(guī)范的內容，如果對其改動較大，將不利于各種多核處理器和調試系 統(tǒng)的兼容。

發(fā)明內容
本發(fā)明要解決的主要技術問題是，提供一種多核處理器，在不改動每個處理器核 的測試訪問端口 TAP，以及仿真器的標準端口的情況下，可以對多核處理器進行聯(lián)合調試； 本發(fā)明還提供了一種多核處理器的調試系統(tǒng)和調試方法，采用該調試系統(tǒng)和調試方法時， 不用改變標準的TAP端口和標準的仿真器端口的設計。為解決上述技術問題，本發(fā)明提供了一種多核處理器，包括多個處理器核和對應 設置在每個處理器核上的測試訪問端口 TAP，還包括測試訪問端口控制器和調試連接器， 所述測試訪問端口控制器設置有與JTAG仿真器相連接的接口，用于接收從JTAG仿真器輸 入的測試信息；所述調試連接器是所述測試訪問端口控制器和所有測試訪問端口 TAP之間 的連接轉換接口，且所有的測試訪問端口 TAP是以并行的方式接入所述調試連接器；所述 測試訪問端口控制器控制所述調試連接器將待測處理器核的測試訪問端口 TAP接入所述 JTAG仿真器。所述測試訪問端口控制器包括TAP狀態(tài)機和旁路單元，所述旁路單元的值接入所述TAP狀態(tài)機，用于控制所述TAP狀態(tài)機是否指示進入數(shù)據(jù)掃描鏈，且所述旁路單元與調試 連接器之間為串行連接，所述串行連接是指所述旁路單元的內部輸出與所述調試連接器的 測試數(shù)據(jù)輸入TDI相連接，所述調試連接器的測試數(shù)據(jù)輸出TDO接入所述旁路單元的外部 輸出。所述調試連接器包括TAP選擇模塊、第一路多選模塊和第二路多選模塊，所述TAP 選擇模塊用于從所述測試訪問端口控制器中接收待測處理器核的測試訪問端口 TAP的編 號，并將該編號轉化為所述第一路多模塊和第二路多選模塊的控制信號，所述控制信號用 于控制所述第一路多選模塊將測試模式信號TMS輸出給所述編號所對應的測試訪問端口 TAP，還控制所述第二路多選模塊接收所述編號對應的測試訪問端口 TAP的測試數(shù)據(jù)輸出 并將所述測試數(shù)據(jù)輸出反饋給所述JTAG仿真器。
所述TAP選擇模塊包括依次相連的掃描單元、TAP選擇單元和譯碼單元，所述掃描 單元與所述測試訪問端口控制器和TAP選擇單元相連接，并受到所述測試訪問端口控制器 輸出的TAP Select信號的控制；所述TAP選擇單元與所述掃描單元和譯碼單元相連接，并 受到由測試訪問端口控制器發(fā)出的Update_en信號的使能；所述譯碼單元與所述TAP選擇 單元相連接，且所述譯碼單元的譯碼結果作用于所述第一路多選單元和第二路多選單元； 當測試訪問端口控制器向所述掃描單元發(fā)出TAP Select信號，所述掃描單元從所述測試訪 問端口控制器中接收待測處理器核的編號；所述TAP選擇單元在Update_en信號的使能時， 將所述掃描單元中的接收到的所述編號寫入所入TAP選擇單元并由所述TAP選擇單元驅動 所述譯碼單元進行譯碼，所述譯碼單元將譯碼的結果作用于第一路多選單元和第二路多選 單元。還包括系統(tǒng)調試控制器SDC，所述系統(tǒng)調試控制器SDC與測試訪問端口控制器和 各個處理器核的測試訪問端口 TAP相連接，且各個處理器核的測試訪問端口 TAP是以并行 的方式接入所述系統(tǒng)調試控制器SDC，所述系統(tǒng)調試控制器SDC用于在有處理器核均進入 調試狀態(tài)后向所述測試訪問端口控制器輸出調試響應信號。所述系統(tǒng)調試控制器SDC包括調試狀態(tài)機、測試訪問端口調試請求接收寄存器、 芯片調試響應發(fā)送寄存器、處理器核調試請求發(fā)送寄存器、處理器核調試響應寄存器、系統(tǒng) 控制器，所述調試狀態(tài)機的輸入與所述測試訪問端口控制器調試請求發(fā)送寄存器和處理器 核調試響應接收寄存器相連接，輸出與所述測試訪問端口調試響應發(fā)送寄存器、處理器核 調試請求發(fā)送寄存器和系統(tǒng)控制器相連接；所述調試狀態(tài)機包括六個狀態(tài)，分別是=IDLE 狀態(tài)、IP_ACK 狀態(tài)、IP_REQ 狀態(tài)、CHIP_ACK 狀態(tài)、CHIP_REQ 狀態(tài)和 IP_WAIT 狀態(tài)。一種用于對上述的多核處理器進行調試的調試系統(tǒng)，包括JTAG仿真器和調試主 機。一種多核處理器的調試方法，包括步驟步驟A，調試主機循環(huán)訪問測試訪問端口控制器，直到獲得測試訪問端口控制器發(fā) 出的調試響應信號； 步驟B，調試主機對測試訪問端控制器進行配置，使測試訪問端口控制器通過調試 連接器將待測處理器核接入所述調試主機的掃描鏈；步驟C，調試主機對待測處理器核進行調試。所述步驟B中調試主機對測試訪問端口控制器進行配置是指B1，調試主機向測試訪問端口控制器發(fā)出TAP Select命令；B2，調試主機向測試訪問端口控制器中寫入待測試處理器核的編號；B3，調試主機將測試訪問端口控制器中旁路單元的值置為1。所述步驟A之前還包括系統(tǒng)調試控制器SDC收集調試主機向測試訪問端口控制 器發(fā)出的調試請求信息，并根據(jù)該調試請求信息向各個處理器核發(fā)送調試請求信號，待收 集到所有處理器核的調試響應信號后，向測試訪問端口控制器反饋調試響應信號。本發(fā)明的有益效果是本發(fā)明公開的多核處理器包括測試訪問端口控制器和調試 連接器，測試訪問端口控制器是連接多核處理器外部和內部的接口，測試訪問端口控制器 外部與仿真器相連接，且該仿真器是標準的JTAG仿真器。測試訪問端口控制器的內部與調 試連接器相連接，調試連接器是測試訪問端口控制器與處理器核之間的連接轉換接口。通 過測試訪問端口控制器對調試連接器的控制作用，使待測的處理器核的測試訪問端口通過 調試連接器接入測試訪問端口進而可以接入仿真器。上述結構中，通過設置測試訪問端口 控制器和調試連接器可以對多核處理器進行聯(lián)合調試，并且還不用改變測試訪問端口的設 計和改變標準的JTAG仿真器的接口設計。本發(fā)明公開的對上述多核處理器進行調試的系統(tǒng)和調試方法也具有上述有益效
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圖1為現(xiàn)有技術中的采用串行方式對多核處理器進行調試時的連接圖；圖2為現(xiàn)有技術中通過增加TLM(TAP Linking Module)模塊對多核處理器進行調 試時的多個測試訪問端口 TAP的連接示意圖；圖3為現(xiàn)有技術中的通過增加單個信號MDS為多核處理器進行調試的多個TAP的 連接示意圖；圖4為本發(fā)明一種實施方式中的調試系統(tǒng)示意圖；圖5為本發(fā)明的一種實施方式中的測試訪問端口控制器結構圖；圖6為本發(fā)明一種實施方式中的調試連接器的結構圖；圖7為本發(fā)明一種實施方式中的系統(tǒng)調試控制器模塊圖；圖8為本發(fā)明一種實施方式中的調試狀態(tài)機的狀態(tài)轉換圖；圖9為本發(fā)明一種實施方式中的多核處理器的調試方法流程圖。
具體實施例方式下面通過具體實施方式
結合附圖對本發(fā)明作進一步詳細說明。實施例1 本實施例旨在提供一種多核處理器，其每個處理器核的測試訪問端口 TAP為標準 形式，且對其時行調試的JTAG仿真器的端口為標準的JTAG端口。參考圖4，一種多核處理器，其每個處理器核的測試訪問端口 TAP與JTAG仿真器之 間的通信由一個芯片級TAP支持模塊實現(xiàn)。該芯片級TAP支持模塊位于芯片的內部，且與 每個處理器核的測試訪問端口 TAP相連接，各個處理器核的測試訪問端口 TAP以并行的方 式接入芯片級TAP支持模塊。該芯片級TAP支持模塊設置有外部接口，外部接口包括用于 接收測試數(shù)據(jù)的TDI接口、用于向仿真器反饋測試數(shù)據(jù)輸出的TDO接口、用于接收測試時鐘信號的TCK接口、用于接收測試模式信號的TMS接口和/或用于接收復位信號的TRST接口 (TRST接口為可選接口)。通過上述外部接口，芯片級TAP支持模塊與JTAG仿真器之間可 進行測試所必需的信息傳遞。具體地，芯片級TAP支持模塊包括測試訪問端口控制器(CHIP TAP)和調試連接器 (Debug linker)。在測試訪問端口控制器上僅設置有TDI接口、TD0接口、TCK接口、TMS接 口和/或TRST接口，調試連接器與各個處理器核的測試訪問端口 TAP相連接，具體的連接 方式是，各個處理器核的測試訪問端口 TAP以并行的方式接入調試連接器。在上述結構中， 調試 連接器作為測試訪問端口控制器和各個處理器核之間的連接轉換接口，測試訪問端口 控制器通過控制調試連接器的連接關系，使待測處理器核的測試訪問端口接入JTAG仿真 器的掃描鏈，也就是將待測處理器核的測試訪問端口接入JTAG仿真器。參考圖5，測試訪問端口控制器兼容IEEE1149. 1要求的基本特性，包括數(shù)據(jù)寄存 單元、ID(器件標志)寄存單元、旁路單元、指令寄存單元、指令譯碼單元、TAP狀態(tài)機和多 選單元。上述各單元均可以由寄存器實現(xiàn)，比如，旁路單元可以采用旁路寄存器實現(xiàn)。圖示 中，TAP狀態(tài)機與JTAG要求的標準的16態(tài)的狀態(tài)機有所不同，在標準的16態(tài)中，可以根據(jù) TAP狀態(tài)機的狀態(tài)適時地進入指令掃描鏈和數(shù)據(jù)掃描鏈，指令掃描鏈是用于選擇數(shù)據(jù)掃描 鏈，以確定某種功能，數(shù)據(jù)掃描鏈即是增加了移位寄存器的電路，用于掃描測試和調試。本 實施例將旁路單元的值作為掃描鏈的選擇信號，也就是將旁路單元的值接入TAP狀態(tài)機， 當旁路單元的值為1時，所述TAP狀態(tài)機指示進入數(shù)據(jù)掃描鏈，當旁路單元的值為0時，按 照TAP狀態(tài)機正常的16態(tài)指示進入數(shù)據(jù)掃描鏈或指令掃描鏈。同時，旁路單元還和調試連 接器之間采用特殊的串行連接，特殊的串行連接是指旁路掃描，鏈的測試數(shù)據(jù)輸出TDO接 入調試連接器的測試數(shù)據(jù)輸入TDI，然后將調試連接器的測試數(shù)據(jù)輸出TDO引入旁路單元 的外部測試數(shù)據(jù)輸出EXTTDO作為旁路掃描鏈的外部輸出。圖5中，TAP Select信號和旁路單元的值都是測試訪問端口控制器的輸出，均要 輸出給調試連接器，用來對調試連接器進行控制，使其與待測的處理器核的測試訪問端口 TAP相連通，也就是將待測的處理器核的測試訪問端口 TAP接入數(shù)據(jù)掃描鏈。更具體的描述 結合圖6進行。參考圖6，調試連接器包括TAP選擇模塊(圖中未示出)、第一多選模塊和第二多 選模塊。TAP選擇模塊包括三個控制信號，分別是來自測試訪問端品控制器的Update_en使 能信號，Update_en由TAP狀態(tài)機發(fā)出，用于更新數(shù)據(jù)或指令寄存器的值；來自測試訪問端 口控制器的TAP Select信號和旁路單元的值。在TAPSelect信號的控制下，TAP選擇模塊 通過CHIP TDI接口獲得待測處理器核的編號，并且在Update_en信號的作用下，將該編號 附值給一個K位的移位寄存器，其中K值也就是該編號的值，然后再經過譯碼，將譯碼后的 結果作為第一多選模塊和第二多選模塊的控制信號。與此同時，TAP選擇模塊還受到旁路 寄存器的值的控制，當旁路寄存器的值為1時，TAP選擇模塊才進行正常的譯碼輸出，否則， TAP選擇模塊的輸出結果為全0。如圖6示，TAP選擇模塊更具體的結構為包括依次相連的掃描單元、TAP選擇單 元和譯碼單元，其中掃描單元可以是一個掃描寄存器，受到TAP Select信號的控制，在接入 測試訪問端口控制器的掃描鏈時，從測試訪問端口控制器中獲取待測處理器核的編號；TAP 選擇單元可以一個TAP選擇寄存器，其為一個K位的移位寄存器，在TAP Select信號被選擇時，且Update_en使能時，將待測處理器核的編號附值給K，并驅動譯碼單元進行譯碼。譯碼 單元可以由一個譯碼寄存器實現(xiàn)，并采用二進制的編碼方式，譯碼單元也有一個使能信號 (圖示中的BYPASS)為旁路單元的值，當旁路單元的值為1時，譯碼單元進行正常的輸出，當 旁路單元的值為O時，全部輸出為0，也就是不將任何處理器核的測試訪問端口接入數(shù)據(jù)掃 描鏈，只進行系統(tǒng)級的測試。 第一多選模塊和第二多選模塊均可以采用多選器實現(xiàn)。其中第一多選模塊的輸入 與測試模式TMS信號相連接，在譯碼器的控制下，將測試模式TMS信號輸出給待測處理器核 的測試訪問端口 TAP ；第二多選模塊的輸入與每個處理器核的測試訪問端口 TAP相連接，在 譯碼器的控制作用下，將正處于測試的處理器核的測試數(shù)據(jù)輸出TDO反饋給JTAG仿真器。 對于進行處理器核測試所需的測試數(shù)據(jù)輸入TDI、測試時鐘TCK和/或復位TRST信號可以 直接接入各個處理核的測試訪問端口 TAP，以節(jié)約硬件。上述結構的多核處理器，通過測試訪問端口控制器和調試連接器的配合，可以對 期望的處理器核進行測試，不需要改變標準的JTAG端口和標準的TAP端口。實施例2 實施例1中的多核處理器，在進行調試時，有可能存在下列的問題如果待測的處 理器核進入了調試狀態(tài)，而其它的處理器核未進入調試狀態(tài)，那么有可能使調試結果的可 靠性降低。因為，在對某個處理器核進行調試時，其它處理器核的1/0(輸入輸出)，讀寫內 存等操作都可能導致處于調試狀態(tài)中的處理器核的變量值發(fā)生改變，從使得調試結果的可 靠性受到質疑。同時還存在另一種情況，也就是當某個處理器核的系統(tǒng)時鐘供應不足或者 系統(tǒng)電源供應不足時，如果強制使其進行調試也會使調試結果的可靠性受到質疑，理由是 存在上述情況時，處理器核不可以時行調試。因此，在實施例1的基礎上，本實施例在芯片級TAP支持模塊中增加了一個系統(tǒng)調 試控制器SDC，該系統(tǒng)調試控制器SDC用于確保對單個處理器核進行調試時，所有的處理器 核均進入調試狀態(tài)。并且，該系統(tǒng)調試控制器SDC還可以對各個處理器核的時鐘、電源及暫 ?？刂七M行設置，以使所有處理器核能夠進入調試狀態(tài)且系統(tǒng)時鐘、電源供應充足。此處的 暫停是指，CPU不再執(zhí)行指令，Timer不再計數(shù)等，在進行調試情況下，需要把系統(tǒng)調入此狀 態(tài)。參考圖4，系統(tǒng)調試控制器SDC與測試訪問端口控制器、處理器核和非處理器核相 連接，且各處理器核以及非處理器核以并行的方式接入所述系統(tǒng)調試控制器SDC。非處理器 核包括各處理器核的系統(tǒng)控制信息，比如各處理器的時鐘控制、電源控制和暫停控制。系統(tǒng) 調試控制器SDC可以對各處理器核的系統(tǒng)控制信息進行設置，以使各處理器核進入調試狀 態(tài)。請參考圖7，系統(tǒng)調試控制器SDC包括調試請求管理器(DBR)、調試響應管理器 (DKBA)、控制器(Conrtoller)和調試狀態(tài)機(DUBUG STATE MACHINE)。調試請求管理器用 于管理各個處理器核和測試訪問端口控制器的調試請求信號，具體包括CHIP調試請求接 收寄存器和IP調試請求發(fā)送寄存器，CHIP調試請求接收寄存器用于接收并存儲由測試訪 問端口控制器發(fā)出的調試請求信號，是系統(tǒng)調試控制器SDC的輸入；IP調試請求發(fā)送寄存 器用于向所有處理器核發(fā)出調試請求，是系統(tǒng)調試控制器SDC的輸出。調試響應管理器用 于管理各個處理器核和測試訪問端口控制器的調試響應信號，具體包括CHIP調試響應發(fā)送寄存器和IP調試響應接收寄存器，CHIP調試響應發(fā)送寄存器用于當所有處理器核均進入調試狀態(tài)后，向測試訪問端口控制器發(fā)送調試響應信號，表明可以對待測的處理器核進 行調試，是系統(tǒng)調試控制器SDC的輸出；IP調試響應接收寄存器用于接收并存儲各處理器 進入調試狀態(tài)后發(fā)出的調試響應信號?？刂破饔糜趯Ω鱾€處理器核的控制系統(tǒng)進行設置， 比如，對各個處理器核的時鐘、電源以及處于調試中的處理器核的暫停與開啟，目的在于使 各個處理器核的系統(tǒng)時鐘，電源供應充足，能夠進行調試。調試狀態(tài)機用于整體的調試調 度。請參考圖8，調試狀態(tài)機包括六個狀態(tài)，分別是IDLE狀態(tài)，也就是空閑默認狀態(tài)， 正常狀態(tài)；IP_ACK狀態(tài)，指處理器核針對調試請示進行了響應，用于單處理器核調試時，處 理器核與SDC之間的握手；IP_REQ狀態(tài)，指請求處理器核進行調試，用于單處理器核進行調 試時，處理器核與SDC握手；CHIP_ACK狀態(tài)，指對測試訪問端口控制器進行了響應，用于調 試時，測試訪問端口控制器與SDC的握手；CHIP_REQ狀態(tài)，是指測試訪問端口控制器進行了 請求，用于調試時，測試訪問端口控制器與SDC的握手；IP_WAIT狀態(tài)，指等待處理器核響 應，用于單個處理器核調試時，處理器核與SDC的握手。調試狀態(tài)機每個狀態(tài)的處理都與調試請求管理寄存器和調試響應管理寄存器相 關。當狀態(tài)機處于正常狀態(tài)，也就是IDLE狀態(tài)時，如果此時測試訪問端口控制器向SDC發(fā)出 了一個調試請求信號，該信號將被CHIP調試請求接收寄存器收集，并使調試狀態(tài)機的狀態(tài) 進入CHIP_REQ狀態(tài)，也就是表明測試訪問端口控制器進行了調試請求；CHIP_REQ狀態(tài)會自 動跳入IP_REQ狀態(tài)，同時，IP調試請求發(fā)送寄存器向所有的處理器核發(fā)送調試請求信號。 發(fā)送調試請求信號后，進入IP_WAIT狀態(tài)，在此狀態(tài)中，IP調試響應接收寄存器會收集所有 的處理器核的調試響應反饋信號，直到收集到所有處理器核的調試響應信號，然后調試狀 態(tài)機進入CHIP_ACK狀態(tài)。進入CHIP_ACK狀態(tài)后，CHIP調試響應發(fā)送寄存器向測試訪問端 口控制器發(fā)送調試響應信號，同時，SDC還會在此狀態(tài)對時鐘，電源及暫停進行調節(jié)。上述過程是由測試訪問端口控制器主動發(fā)送調試請求時的狀態(tài)轉移關系，實際 中，調試的方法通常有兩種，一種是主動調試，另一種設置斷點調試。主動調試是指調試主 機向多核處理器發(fā)送調試請求信號，斷點調試是指待測處理器核在設置的斷點處，比如某 一時刻，主動向調試主機發(fā)送調試響應信號，調試主機檢測到有調試響應信號后，對其進行 調試。因此，當SDC的調試狀態(tài)機處于正常狀態(tài)時，如果此時由處理器核主動發(fā)起調試請 求，實際上是處理器核在斷點處主動發(fā)出調試響應信號，則IP調試響應接收寄存器會收集 到該調試響應信號，狀態(tài)機的狀態(tài)也相應地進入IP_ACK狀態(tài)，IP_ACK狀態(tài)自動跳入IP_REQ 狀態(tài)，并且IP調試請求發(fā)送寄存器向所有的處理器核發(fā)送調試請求信號。此處向所有的處 理器核發(fā)送調試請求信號的原因是，前面的調試響應只是單個處理器核發(fā)起的，表明了該 處理器核進入了調試狀態(tài)，還需要對其它的處理器核發(fā)送調試請求，使所有的處理器均進 入調試狀態(tài)才可以。進入IP_REQ狀態(tài)后的后續(xù)狀態(tài)與測試訪問端口控制器主動發(fā)起的調 試請求的狀態(tài)轉變相同，不再敘述。通過增加系統(tǒng)調試控制器SDC，可以保證對待測試處理器核進行調試時，所有的處 理器核均進入了調試狀態(tài)，并且，通過系統(tǒng)調試控制器SDC中的控制器，可以對各個處理器 核的系統(tǒng)時鐘，電源和暫停等進行設置，使其可以進行調試。實施例3
請參考圖4，一種多核處理器的調試系統(tǒng)，包括調試主機、仿真器和多核處理器。所 述調試主機與仿真器相連接，用于將調試數(shù)據(jù)，調試指令等信息通過仿真器傳遞給多核處 理器，進而對多核處理器進行調試。仿真器為標準的JTAG仿真器，其與多核處理器之間通 過標準的TDI、TDO、TMS、TCK和/或TRST接口相連接，多核處理器具有實施例1和/或實 施例2所述的結構和功能。請參考圖9，一種多核處理器的調試方法，包括步驟 步驟A，調試主機循環(huán)訪問測試訪問端口控制器，直到獲得測試訪問端口控制器發(fā) 出的調試響應信號；步驟B，調試主機對測試訪問端控制器進行配置，使測試訪問端口控制器通過調試 連接器將待測處理器核接入所述調試主機的掃描鏈； 步驟C，調試主機對待測處理器核進行調試。其中，步驟B中調試主機對測試訪問端口進行配置具體包括Bi，調試主機向測試訪問端口控制器發(fā)出TAP Select命令；B2，調試主機向測試訪問端口控制器中寫入待測試處理器核的編號；B3，調試主機 將旁路的值置為1。在上述步驟A之前還可能包括系統(tǒng)調試控制器SDC收集調試主機向測試訪問端口控制器發(fā)出的調試請求信息， 并根據(jù)該調試請求信息向各個處理器核發(fā)送調試請求信號，待收集到所有處理器核的調試 響應信號后，通過測試訪問端口控制器向調試主機反饋調試響應信號。本實施中所述的調試系統(tǒng)和調試方法可以對實施例1和實施例2所述的多核處理 器進行調試，還可以用于采有上述方法進行調試的多核處理器結構。以上內容是結合具體的實施方式對本發(fā)明所作的進一步詳細說明，不能認定本發(fā) 明的具體實施只局限于這些說明。對于本發(fā)明所屬技術領域的普通技術人員來說，在不脫 離本發(fā)明構思的前提下，還可以做出若干簡單推演或替換，都應當視為屬于本發(fā)明的保護 范圍。
權利要求
1.一種多核處理器，包括多個處理器核和對應設置在每個處理器核上的測試訪問端口 TAP,其特征在于，還包括測試訪問端口控制器和調試連接器，所述測試訪問端口控制器設 置有與JTAG仿真器相連接的接口，用于接收從JTAG仿真器輸入的測試信息；所述調試連接 器是所述測試訪問端口控制器和所有測試訪問端口 TAP之間的連接轉換接口，且所有的測 試訪問端口 TAP是以并行的方式接入所述調試連接器；所述測試訪問端口控制器控制所述 調試連接器將待測處理器核的測試訪問端口 TAP接入所述JTAG仿真器。
2.如權利要求1所述的多核處理器，其特征在于，所述測試訪問端口控制器包括TAP狀 態(tài)機和旁路單元，所述旁路單元的值接入所述TAP狀態(tài)機，用于控制所述TAP狀態(tài)機是否指 示進入數(shù)據(jù)掃描鏈，且所述旁路單元與調試連接器之間為串行連接，所述串行連接是指所 述旁路單元的內部輸出與所述調試連接器的測試數(shù)據(jù)輸入TDI相連接，所述調試連接器的 測試數(shù)據(jù)輸出TDO接入所述旁路單元的外部輸出。
3.如權利要求1所述的多核處理器，其特征在于，所述調試連接器包括TAP選擇模塊、 第一路多選模塊和第二路多選模塊，所述TAP選擇模塊用于從所述測試訪問端口控制器中 接收待測處理器核的測試訪問端口 TAP的編號，并將該編號轉化為所述第一路多模塊和第 二路多選模塊的控制信號，所述控制信號用于控制所述第一路多選模塊將測試模式信號 TMS輸出給所述編號所對應的測試訪問端口 TAP，還控制所述第二路多選模塊接收所述編 號對應的測試訪問端口 TAP的測試數(shù)據(jù)輸出并將所述測試數(shù)據(jù)輸出反饋給所述JTAG仿真ο
4.如權利要求3所述的多核處理器，其特征在于，所述TAP選擇模塊包括依次相連的 掃描單元、TAP選擇單元和譯碼單元，所述掃描單元與所述測試訪問端口控制器和TAP選擇 單元相連接，并受到所述測試訪問端口控制器輸出的TAP Select信號的控制；所述TAP選 擇單元與所述掃描單元和譯碼單元相連接，并受到由測試訪問端口控制器發(fā)出的Update_ en信號的使能；所述譯碼單元與所述TAP選擇單元相連接，且所述譯碼單元的譯碼結果作 用于所述第一路多選單元和第二路多選單元；當測試訪問端口控制器向所述掃描單元發(fā)出 TAPSelect信號，所述掃描單元從所述測試訪問端口控制器中接收待測處理器核的編號； 所述TAP選擇單元在Update_en信號的使能時，將所述掃描單元中的接收到的所述編號寫 入所入TAP選擇單元并由所述TAP選擇單元驅動所述譯碼單元進行譯碼，所述譯碼單元將 譯碼的結果作用于第一路多選單元和第二路多選單元。
5.如權利要求1至5中任一項所述的多核處理器，其特征在于，還包括系統(tǒng)調試控制 器SDC，所述系統(tǒng)調試控制器SDC與測試訪問端口控制器和各個處理器核的測試訪問端口 TAP相連接，且各個處理器核的測試訪問端口 TAP是以并行的方式接入所述系統(tǒng)調試控制 器SDC，所述系統(tǒng)調試控制器SDC用于在有處理器核均進入調試狀態(tài)后向所述測試訪問端 口控制器輸出調試響應信號。
6.如權利要求5所述的多核處理器，其特征在于，所述系統(tǒng)調試控制器SDC包括調試 狀態(tài)機、測試訪問端口調試請求接收寄存器、芯片調試響應發(fā)送寄存器、處理器核調試請求 發(fā)送寄存器、處理器核調試響應寄存器、系統(tǒng)控制器，所述調試狀態(tài)機的輸入與所述測試訪 問端口控制器調試請求發(fā)送寄存器和處理器核調試響應接收寄存器相連接，輸出與所述測 試訪問端口調試響應發(fā)送寄存器、處理器核調試請求發(fā)送寄存器和系統(tǒng)控制器相連接；所 述調試狀態(tài)機包括六個狀態(tài)，分別是IDLE狀態(tài)、IP_ACK狀態(tài)、IP_REQ狀態(tài)、CHIP_ACK狀態(tài)、CHIP_REQ 狀態(tài)和 IP_WAIT 狀態(tài)。
7.一種用于權利要求1至7中任一項所述的多核處理器進行調試的調試系統(tǒng)，包括 JTAG仿真器和調試主機。
8.一種多核處理器的調試方法，其特征在于，包括步驟步驟A，調試主機循環(huán)訪問測試訪問端口控制器，直到獲得測試訪問端口控制器發(fā)出的 調試響應信號；步驟B，調試主機對測試訪問端控制器進行配置，使測試訪問端口控制器通過調試連接 器將待測處理器核接入所述調試主機的掃描鏈；步驟C，調試主機對待測處理器核進行調試。
9.如權利要求13所述的多核處理器，其特征在于，所述步驟B中調試主機對測試訪問 端口控制器進行配置是指B1，調試主機向測試訪問端口控制器發(fā)出TAP Select命令；B2， 調試主機向測試訪問端口控制器中寫入待測試處理器核的編號；B3，調試主機將測試訪問 端口控制器中旁路單元的值置為1。
10.如權利要求13或14所述的多核處理器，其特征在于，所述步驟A之前還包括系統(tǒng) 調試控制器SDC收集調試主機向測試訪問端口控制器發(fā)出的調試請求信息，并根據(jù)該調試 請求信息向各個處理器核發(fā)送調試請求信號，待收集到所有處理器核的調試響應信號后， 向測試訪問端口控制器反饋調試響應信號。
全文摘要
本發(fā)明公開了一種多核處理器，包括測試訪問端口控制器和調試連接器，測試訪問端口控制器設置有與JTAG仿真器相連接的接口，調試連接器與所有處理器核的測試訪問端口相連接，且所有測試訪問端口以并行的方式接入調試連接器，測試訪問端口控制器用于控制調試連接器使待測試的處理器核接入仿真器。上述結構的處理器，不用改變標準的JTAG端口和測試訪問端口設計。本發(fā)明還公開了一種對上述多核處理器進行調試的系統(tǒng)和方法。
文檔編號G06F11/22GK102103535SQ20111005359
公開日2011年6月22日 申請日期2011年3月7日 優(yōu)先權日2011年3月7日
發(fā)明者王新安, 胡子一, 薛曉旭 申請人:北京大學深圳研究生院