專利名稱：基于Cholesky分解解決最小二乘問(wèn)題的FPGA實(shí)現(xiàn)裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及基于Cholesky分解解決最小二乘問(wèn)題的FPGA實(shí)現(xiàn)裝置。
背景技術(shù)：
求解線性方程組的解的問(wèn)題可以看作最小二乘問(wèn)題的求解，目前，主要在馮 諾依 曼結(jié)構(gòu)的PC機(jī)上實(shí)現(xiàn)，PC機(jī)的計(jì)算效率不能滿足實(shí)時(shí)和嵌入式應(yīng)用的需求；采用ASIC (專 用集成電路)的方法可以提高運(yùn)算效率，但是適用性差，且成本較高。

發(fā)明內(nèi)容
本發(fā)明的目的是為了解決現(xiàn)有PC機(jī)的計(jì)算效率不能滿足實(shí)時(shí)和嵌入式應(yīng)用的問(wèn) 題，提供一種基于Cholesky分解解決最小二乘問(wèn)題的FPGA實(shí)現(xiàn)裝置?；贑holesky分解解決最小二乘問(wèn)題的FPGA實(shí)現(xiàn)裝置，它包括待求矩陣輸入接 口模塊6、分解模塊1和求解模塊2，待求矩陣輸入接口模塊6的輸出端連接在分解模塊1 的輸入端，分解模塊1的輸出端連接在求解模塊2的輸入端。利用FPGA實(shí)現(xiàn)256維矩陣的改進(jìn)Cholesky分解的運(yùn)算時(shí)間與PC機(jī)平臺(tái)實(shí)現(xiàn)同 一矩陣的改進(jìn)Cholesky分解的對(duì)比實(shí)驗(yàn)情況如下表所示
權(quán)利要求
1.基于Cholesky分解解決最小二乘問(wèn)題的FPGA實(shí)現(xiàn)裝置，其特征是它包括待求矩陣 輸入接口模塊(6)、分解模塊(1)和求解模塊O)，待求矩陣輸入接口模塊(6)的輸出端連 接在分解模塊(1)的輸入端，分解模塊(1)的輸出端連接在求解模塊O)的輸入端。
2.根據(jù)權(quán)利要求1所述基于Cholesky分解解決最小二乘問(wèn)題的FPGA實(shí)現(xiàn)裝置，其特 征在于分解模塊(1)包括PE_D模塊(3)、多個(gè)PE_L運(yùn)算模塊G)、多個(gè)分解結(jié)果產(chǎn)生模塊 Lij (15)、控制模塊(7)和開關(guān)模塊(8)，待求矩陣輸入接口模塊(6)的輸出端連接在PE_D 模塊⑶的一個(gè)輸入端，PE_D模塊(3)的輸出端分別連接在多個(gè)PE_L運(yùn)算模塊(4)的輸 入端，多個(gè)PE_L運(yùn)算模塊(4)的數(shù)據(jù)傳送端分別與對(duì)應(yīng)的分解結(jié)果產(chǎn)生模塊Lu (15)的數(shù) 據(jù)傳送端連通，控制模塊(7)的輸出端連接在開關(guān)模塊(8)的控制信號(hào)輸入端，開關(guān)模塊 (8)的數(shù)據(jù)輸入端一次與一個(gè)分解結(jié)果產(chǎn)生模塊Lij (15)的輸出端連通，實(shí)現(xiàn)每開關(guān)一次把 一個(gè)分解結(jié)果產(chǎn)生模塊Lu (15)的數(shù)據(jù)傳送端連通，開關(guān)模塊(8)的輸出端連接在PE_D模 塊(3)的另一個(gè)輸入端。
3.根據(jù)權(quán)利要求1或2所述基于Cholesky分解解決最小二乘問(wèn)題的FPGA實(shí)現(xiàn)裝置， 其特征在于求解模塊( 包括控制單元(16)、多個(gè)PE單元(5)、減法器(9)、RAM_z(10)、選 通開關(guān)(ll)、RAM_b(12)、乘法器(13)和分解結(jié)果產(chǎn)生模塊1/dr (14)，多個(gè)PE單元(5)的 一個(gè)輸入端分別對(duì)應(yīng)連接在分解結(jié)果產(chǎn)生模塊Lu (15)的結(jié)果輸出端，控制單元(16)的輸 出端連接在選通開關(guān)(11)的控制輸入端，選通開關(guān)(11)每次連通一個(gè)PE單元(5)的數(shù) 據(jù)傳送端，選通開關(guān)(U)的輸出端連接在減法器(9)的一個(gè)數(shù)據(jù)輸入端，減法器(9)的數(shù) 據(jù)輸出端分別連接在RAM_z(10)和乘法器(1 的一個(gè)數(shù)據(jù)輸入端，分解結(jié)果產(chǎn)生模塊1/ dr(14)的輸出端連接在乘法器(1 的另一個(gè)數(shù)據(jù)輸入端，分解結(jié)果產(chǎn)生模塊1/dr(14)的 輸入端連接在PE_D模塊(3)的Ι/dr輸出端，乘法器(1 的數(shù)據(jù)輸出端連接在RAM_b (12) 的輸入端，RAM_b(12)的輸出端連接在減法器(9)的另一個(gè)數(shù)據(jù)輸入端，RAM_z(10)的輸出 端分別連接在每個(gè)PE單元(5)的另一個(gè)輸入端。
全文摘要
基于Cholesky分解解決最小二乘問(wèn)題的FPGA實(shí)現(xiàn)裝置，涉及基于Cholesky分解解決最小二乘問(wèn)題的FPGA實(shí)現(xiàn)裝置，適用于最小二乘問(wèn)題的求解，解決了PC機(jī)的計(jì)算效率不能滿足實(shí)時(shí)和嵌入式應(yīng)用的問(wèn)題，它包括待求矩陣輸入接口模塊、分解模塊和求解模塊，待求矩陣輸入接口模塊的輸出端連接在分解模塊的輸入端，分解模塊的輸出端連接在求解模塊的輸入端，用于滿足實(shí)時(shí)、低功耗和嵌入式應(yīng)用。
文檔編號(hào)G06F17/11GK102129420SQ201110053248
公開日2011年7月20日 申請(qǐng)日期2011年3月7日 優(yōu)先權(quán)日2011年3月7日
發(fā)明者喬立巖, 仲雪潔, 劉大同, 劉琦, 彭宇, 王少軍, 王建民 申請(qǐng)人:哈爾濱工業(yè)大學(xué)