專利名稱：用于判斷序列數(shù)中是否存在多于1個(gè)1的電路裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種集成電路的數(shù)據(jù)處理技術(shù)，尤其是涉及一種用于判斷序列數(shù)中是否存在多于1個(gè)1的電路裝置。
背景技術(shù)：
隨著工藝的進(jìn)步，集成電路的設(shè)計(jì)能力也越來越強(qiáng)大，對(duì)運(yùn)算能力的要求也越來越高，特別是在處理器(CPU)的地址翻譯旁路緩沖(TLB)中，要快速判斷出頁表中是否有兩個(gè)及以上的相同表項(xiàng)(Entry)存在。由于軟件支持在頁表中同時(shí)出現(xiàn)兩個(gè)相同的表項(xiàng)，而在讀取時(shí)只能有一個(gè)表項(xiàng)存在，所以就需要有一種方法能夠快速判斷表項(xiàng)中是否有兩個(gè)相同的表項(xiàng)存在?，F(xiàn)有的解決方法是對(duì)將每個(gè)表項(xiàng)與標(biāo)簽比較以后得到的結(jié)果進(jìn)行編碼，然后與‘1’進(jìn)行比較，如果編碼的結(jié)果小于等于‘1’，表明頁表中最多有一個(gè)表項(xiàng)存在；如果大于等于2，表明頁表中至少有兩個(gè)及以上的相同表項(xiàng)存在。這種方法在表項(xiàng)數(shù)比較小時(shí)有其存在的意義，但當(dāng)表項(xiàng)數(shù)目比較大時(shí)，這種判斷方法就存在明顯缺陷，由于其要經(jīng)過編碼和比較兩個(gè)步驟，速度比較慢，面積也比較大?？紤]到速度與面積的最優(yōu)化，提出一種可配置的快速判斷的方法。

發(fā)明內(nèi)容
本發(fā)明的目的就是為了克服上述現(xiàn)有技術(shù)存在的缺陷而提供一種可配置、判斷速度快、面積小的用于判斷序列數(shù)中是否存在多于1個(gè)1的電路裝置。本發(fā)明的目的可以通過以下技術(shù)方案來實(shí)現(xiàn)一種用于判斷序列數(shù)中是否存在多于1個(gè)1的電路裝置，其特征在于，包括第一模塊、第二模塊、第三模塊，所述的第一模塊的輸出與第二模塊的輸入連接，所述的第二模塊的輸出與第三模塊的輸入連接；所述的第一模塊將輸入的序列數(shù)進(jìn)行分組，將序列數(shù)中設(shè)定個(gè)數(shù)的數(shù)分成一組，每組產(chǎn)生一個(gè)兩位信號(hào)并將這兩位信號(hào)傳輸?shù)诙K；所述的第二模塊將第一模塊的每組輸出兩位信號(hào)進(jìn)行分組，每組個(gè)數(shù)與第一模塊相同，每組產(chǎn)生一個(gè)兩位信號(hào)并將這兩位信號(hào)傳輸個(gè)第三模塊；所述的第三模塊根據(jù)輸入的信號(hào)進(jìn)行邏輯判斷是否存在多于1個(gè)‘1’。所述的設(shè)定個(gè)數(shù)為四個(gè)。所述的兩位信號(hào)4種狀態(tài)中的3種狀態(tài)分別代表輸入信號(hào)全為‘0’、一個(gè)‘1’和兩個(gè)及以上‘1，三種狀態(tài)。所述的第一模塊包括四個(gè)輸入端口、二個(gè)輸出端口、四個(gè)與非門電路、四個(gè)或非門電路，所述的四個(gè)輸入端口為一 A、一 B、一 C、一 D，所述的二個(gè)輸出端口為一 X、一 Y，所述的四個(gè)與非門電路和四個(gè)或非門電路組成的邏輯關(guān)系如下一 X =— A+— B+— C+— D一 Y= ( —A+— B) · ( —C+— D)+— A — B+— C 一 D。
所述的第二模塊包括包括四個(gè)輸入端口、二個(gè)輸出端口、二個(gè)與非門電路、一個(gè)或非門電路、一個(gè)非門電路，所述的四個(gè)輸入端口為二 A、二 B、二 C、二 D，所述的二個(gè)輸出端口為二 X、二 Y，所述的二個(gè)與非門電路、一個(gè)或非門電路、一個(gè)非門電路組成的邏輯關(guān)系如下二 X=二 A 二 C二 Y =二 A 二 C+二 B+二 D。所述的第二模塊包括包括四個(gè)輸入端口、一個(gè)輸出端口、二個(gè)與非門電路、一個(gè)或非門電路，所述的四個(gè)輸入端口為三A、三B、三C、三D，所述的一個(gè)輸出端口為三Y，所述的二個(gè)與非門電路、一個(gè)或非門電路組成的邏輯關(guān)系如下三Y =三A三B+三C+三D。與現(xiàn)有技術(shù)相比，本發(fā)明具有以下優(yōu)點(diǎn)1、不需要對(duì)表項(xiàng)的比較結(jié)果進(jìn)行編碼及對(duì)編碼后得到的數(shù)值進(jìn)行判斷，而是直接采用快速收斂的方法產(chǎn)生結(jié)果，具有可配置、判斷速度快、面積小的特點(diǎn)。2、特別是在表項(xiàng)數(shù)目比較多時(shí)，在判斷速度和實(shí)現(xiàn)面積上都有明顯的優(yōu)勢(shì)。3、此外，當(dāng)表項(xiàng)數(shù)目增加時(shí)，根據(jù)本發(fā)明提出的方法，能很方便地對(duì)電路裝置進(jìn)行擴(kuò)展，以適應(yīng)新的表項(xiàng)數(shù)目。


圖1為本發(fā)明的結(jié)構(gòu)結(jié)構(gòu)示意圖；圖2為本發(fā)明第一模塊的電路結(jié)構(gòu)示意圖；圖3為本發(fā)明第二模塊的電路結(jié)構(gòu)示意圖；圖4為本發(fā)明第三模塊的電路結(jié)構(gòu)示意圖。
具體實(shí)施例方式下面結(jié)合附圖和具體實(shí)施例對(duì)本發(fā)明進(jìn)行詳細(xì)說明。實(shí)施例如圖1所示，一種用于判斷序列數(shù)中是否存在多于1個(gè)1的電路裝置，包括第一模塊101、第二模塊102、第三模塊103，所述的第一模塊101的輸出與第二模塊102的輸入連接，所述的第二模塊102的輸出與第三模塊103的輸入連接；所述的第一模塊101將輸入的序列數(shù)進(jìn)行分組，將序列數(shù)中4個(gè)數(shù)的數(shù)分成一組，每組產(chǎn)生一個(gè)兩位信號(hào)并將這兩位信號(hào)傳輸?shù)诙K102 ；所述的第二模塊102將第一模塊101的每組輸出兩位信號(hào)進(jìn)行分組，每組個(gè)數(shù)與第一模塊101相同，每組產(chǎn)生一個(gè)兩位信號(hào)并將這兩位信號(hào)傳輸個(gè)第三模塊103 ；所述的第三模塊103根據(jù)輸入的信號(hào)進(jìn)行邏輯判斷是否存在多于1個(gè)‘1’。所述的兩位信號(hào)4種狀態(tài)中的3種狀態(tài)分別代表輸入信號(hào)全為‘0’、一個(gè)‘1’和兩個(gè)及以上‘1，三種狀態(tài)。根據(jù)本發(fā)明所述技術(shù)方案，第一模塊101、第二模塊102和第三模塊103可以用純組合邏輯實(shí)現(xiàn)也可以用加入段間寄存器來實(shí)現(xiàn)。表 權(quán)利要求
1.一種用于判斷序列數(shù)中是否存在多于1個(gè)1的電路裝置，其特征在于，包括第一模塊、第二模塊、第三模塊，所述的第一模塊的輸出與第二模塊的輸入連接，所述的第二模塊的輸出與第三模塊的輸入連接；所述的第一模塊將輸入的序列數(shù)進(jìn)行分組，將序列數(shù)中設(shè)定個(gè)數(shù)的數(shù)分成一組，每組產(chǎn)生一個(gè)兩位信號(hào)并將這兩位信號(hào)傳輸?shù)诙K；所述的第二模塊將第一模塊的每組輸出兩位信號(hào)進(jìn)行分組，每組個(gè)數(shù)與第一模塊相同，每組產(chǎn)生一個(gè)兩位信號(hào)并將這兩位信號(hào)傳輸個(gè)第三模塊；所述的第三模塊根據(jù)輸入的信號(hào)進(jìn)行邏輯判斷是否存在多于1個(gè)‘1’。
2.根據(jù)權(quán)利要求1所述的一種用于判斷序列數(shù)中是否存在多于1個(gè)1的電路裝置，其特征在于，所述的設(shè)定個(gè)數(shù)為四個(gè)。
3.根據(jù)權(quán)利要求1所述的一種用于判斷序列數(shù)中是否存在多于1個(gè)1的電路裝置，其特征在于，所述的兩位信號(hào)4種狀態(tài)中的3種狀態(tài)分別代表輸入信號(hào)全為‘0’、一個(gè)‘1’和兩個(gè)及以上‘1，三種狀態(tài)。
4.根據(jù)權(quán)利要求1所述的一種用于判斷序列數(shù)中是否存在多于1個(gè)1的電路裝置，其特征在于，所述的第一模塊包括四個(gè)輸入端口、二個(gè)輸出端口、四個(gè)與非門電路、四個(gè)或非門電路，所述的四個(gè)輸入端口為一 A、一 B、一 C、一 D，所述的二個(gè)輸出端口為一 X、一 Y，所述的四個(gè)與非門電路和四個(gè)或非門電路組成的邏輯關(guān)系如下一 X =— A+ — B+ — C+ — D一Y = ( —A+— B) · ( —C+— D) +— A — B+— C 一 D。
5.根據(jù)權(quán)利要求1所述的一種用于判斷序列數(shù)中是否存在多于1個(gè)1的電路裝置，其特征在于，所述的第二模塊包括包括四個(gè)輸入端口、二個(gè)輸出端口、二個(gè)與非門電路、一個(gè)或非門電路、一個(gè)非門電路，所述的四個(gè)輸入端口為二 A、二B、二 C、二D，所述的二個(gè)輸出端口為二 X、二 Y，所述的二個(gè)與非門電路、一個(gè)或非門電路、一個(gè)非門電路組成的邏輯關(guān)系如下二X =二A二C二 Y =二 A 二 C+二 B+二 D。
6.根據(jù)權(quán)利要求1所述的一種用于判斷序列數(shù)中是否存在多于1個(gè)1的電路裝置，其特征在于，所述的第二模塊包括包括四個(gè)輸入端口、一個(gè)輸出端口、二個(gè)與非門電路、一個(gè)或非門電路，所述的四個(gè)輸入端口為三A、三B、三C、三D，所述的一個(gè)輸出端口為三Y，所述的二個(gè)與非門電路、一個(gè)或非門電路組成的邏輯關(guān)系如下三Y =三A三B+三C+三D。
全文摘要
本發(fā)明涉及一種用于判斷序列數(shù)中是否存在多于1個(gè)1的電路裝置，包括第一模塊、第二模塊、第三模塊，所述的第一模塊的輸出與第二模塊的輸入連接，所述的第二模塊的輸出與第三模塊的輸入連接；所述的第一模塊將輸入的序列數(shù)進(jìn)行分組，將序列數(shù)中設(shè)定個(gè)數(shù)的數(shù)分成一組，每組產(chǎn)生一個(gè)兩位信號(hào)并將這兩位信號(hào)傳輸?shù)诙K；所述的第二模塊將第一模塊的每組輸出兩位信號(hào)進(jìn)行分組，每組個(gè)數(shù)與第一模塊相同，每組產(chǎn)生一個(gè)兩位信號(hào)并將這兩位信號(hào)傳輸個(gè)第三模塊；所述的第三模塊根據(jù)輸入的信號(hào)進(jìn)行邏輯判斷是否存在多于1個(gè)‘1’。與現(xiàn)有技術(shù)相比，本發(fā)明具有可配置、判斷速度快、面積小等優(yōu)點(diǎn)。
文檔編號(hào)G06F7/02GK102566962SQ20101060994
公開日2012年7月11日 申請(qǐng)日期2010年12月23日 優(yōu)先權(quán)日2010年12月23日
發(fā)明者任浩琪, 林正浩, 熊振亞 申請(qǐng)人:同濟(jì)大學(xué)