專利名稱：一種具有統(tǒng)一機(jī)框管理架構(gòu)的設(shè)備及其管理控制方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種具有統(tǒng)一機(jī)框管理架構(gòu)的設(shè)備及其管理控制方法。
背景技術(shù)：
機(jī)框架構(gòu)的設(shè)備，廣泛應(yīng)用在電子、通信、機(jī)械等領(lǐng)域，是指設(shè)備以機(jī)框?yàn)橹黧w，在機(jī)框上設(shè)置多個(gè)槽位，以供設(shè)備中的各個(gè)單元設(shè)備，例如業(yè)務(wù)單板接入，統(tǒng)一機(jī)框管理架構(gòu)，是由機(jī)框管理板統(tǒng)一對(duì)機(jī)框內(nèi)的業(yè)務(wù)單板進(jìn)行管理，其中，機(jī)框管理板即為主控板，其他受管理的業(yè)務(wù)單板為受控板。在目前的通信領(lǐng)域里的設(shè)備中，受控板上運(yùn)行的業(yè)務(wù)通常都需要管理和維護(hù)，一般采用CPU運(yùn)行軟件來(lái)處理，并與主控板進(jìn)行通信。主控板與受控板之間按照一定的協(xié)議進(jìn)行通信，如圖1。受控板的初始化和配置由本板CPU來(lái)完成，不同業(yè)務(wù)的受控板對(duì)CPU的需求也不一樣，如El或者以太網(wǎng)等單板，對(duì)CPU的管理和維護(hù)的需求并不高。上述設(shè)計(jì)主要有2點(diǎn)考慮一、設(shè)計(jì)簡(jiǎn)單，有大量的通用電路支持；二、效率高，各個(gè)受控板的開(kāi)發(fā)和調(diào)試可以并行進(jìn)行。但是在通信行業(yè)競(jìng)爭(zhēng)愈加激烈的今天，成本將是關(guān)系到產(chǎn)品市場(chǎng)生命力的重要因素。受控板上CPU帶來(lái)的一系列成本支出不可忽視。同時(shí)軟件上維護(hù)多個(gè)代碼也增加了成本和復(fù)雜度。如果對(duì)所有業(yè)務(wù)的受控板進(jìn)行一樣的處理，會(huì)造成不必要的浪費(fèi)和復(fù)雜度的提升。

發(fā)明內(nèi)容
本發(fā)明要解決的主要技術(shù)問(wèn)題是，提供一種具有統(tǒng)一機(jī)框管理架構(gòu)的設(shè)備及其管理控制方法，能夠降低具有統(tǒng)一機(jī)框管理架構(gòu)的設(shè)備的管理控制成本。為解決上述技術(shù)問(wèn)題，本發(fā)明采用了如下技術(shù)方案一種具有統(tǒng)一機(jī)框管理架構(gòu)的設(shè)備，包括主控板和受控板，所述主控板包含CPU 和與所述CPU相連的第一邏輯單元，所述受控板包含第二邏輯單元、時(shí)鐘模塊、應(yīng)用模塊， 所述第二邏輯單元通過(guò)通信接口與所述主控板的第一邏輯單元相連接以與所述第一邏輯單元通信而實(shí)現(xiàn)與所述CPU之間的信號(hào)交互；所述第二邏輯單元通過(guò)控制接口與所述應(yīng)用模塊相連接，用于在所述CPU的控制下對(duì)所述應(yīng)用模塊進(jìn)行管理和控制；所述時(shí)鐘模塊用于通過(guò)讀取預(yù)存在存儲(chǔ)器中的預(yù)設(shè)配置字來(lái)完成第二邏輯單元和應(yīng)用模塊的時(shí)鐘分發(fā)。在本發(fā)明所述設(shè)備的一種實(shí)施例中，所述第一邏輯單元與第二邏輯單元之間通信的信號(hào)包括時(shí)鐘信號(hào)、數(shù)據(jù)信號(hào)、使能信號(hào)。在本發(fā)明所述設(shè)備的一種實(shí)施例中，所述第二邏輯單元的控制接口包括串行總線接口、并行總線接口、串行總線接口和并行總線接口之外的其他控制接口。在本發(fā)明所述設(shè)備的一種實(shí)施例中，所述串行總線接口包括I2C串行接口、SPI串行接口、SMI串行接口 ；所述并行總線接口包括LOCAL BUS接口 ；所述其他控制接口包括狀態(tài)控制接口。在本發(fā)明所述設(shè)備的一種實(shí)施例中，所述主控板為一個(gè)，所述受控板為多個(gè)，所述主控板與每一受控板的通信接口具有各自的地址以及各自獨(dú)立的讀寫(xiě)單元。在本發(fā)明所述設(shè)備的一種實(shí)施例中，所述第一邏輯單元和第二邏輯單元為FPGA 或者EPLD。本發(fā)明還提供了上述任一種具有統(tǒng)一機(jī)框管理架構(gòu)的設(shè)備的管理控制方法，包括主控板CPU對(duì)受控板進(jìn)行初始化配置，以及主控板CPU與受控板的第二邏輯單元進(jìn)行數(shù)據(jù)交互以對(duì)受控板進(jìn)行管理和控制。在本發(fā)明所述方法的一種實(shí)施例中，主控板CPU對(duì)受控板進(jìn)行初始化配置之前包括上電流程，所述上電流程包括受控板上電，時(shí)鐘模塊讀取配置字，產(chǎn)生所需的時(shí)鐘，分發(fā)給第二邏輯單元和應(yīng)用模塊；第二邏輯單元啟動(dòng)，在上電成功后獲取本板的單板狀態(tài)信息，向主控板發(fā)送單板狀態(tài)信息和初始化請(qǐng)求。在本發(fā)明所述方法的一種實(shí)施例中，主控板CPU與受控板的第二邏輯單元進(jìn)行數(shù)據(jù)交互以對(duì)受控板進(jìn)行管理和控制包括數(shù)據(jù)上行流程，所述數(shù)據(jù)上行流程包括第二邏輯單元獲取本板狀態(tài)信息，封裝到幀中，校驗(yàn)后將幀發(fā)送到第一邏輯單元； 所述幀中包括幀類型、數(shù)據(jù)類型、數(shù)據(jù)和校驗(yàn)信息；第一邏輯單元對(duì)收到的幀校驗(yàn)成功后，通知主控板中的CPU進(jìn)行讀取并根據(jù)幀類型和數(shù)據(jù)類型進(jìn)行相應(yīng)的處理。在本發(fā)明所述方法的一種實(shí)施例中，主控板CPU與受控板的第二邏輯單元進(jìn)行數(shù)據(jù)交互以對(duì)受控板進(jìn)行管理和控制包括數(shù)據(jù)下行流程，所述數(shù)據(jù)下行流程包括主控板中的CPU將數(shù)據(jù)封裝成幀，第一邏輯單元對(duì)所述幀校驗(yàn)后發(fā)送所述幀到第二邏輯單元；第二邏輯單元對(duì)收到的幀校驗(yàn)成功后，根據(jù)所述幀完成相應(yīng)操作；第二邏輯單元獲取應(yīng)用模塊的返回結(jié)果或狀態(tài)指示，確定操作是否成功。本發(fā)明的有益效果是通過(guò)在受控板中設(shè)置第二邏輯單元，與主控板的第一邏輯單元通信并與主控板中的CPU完成信號(hào)交互，在主控板的CPU控制下可以實(shí)現(xiàn)對(duì)受控板應(yīng)用模塊的管理控制，從而可以實(shí)現(xiàn)受控板的無(wú)CPU化，降低了受控板的成本，從而從整體上降低了具有統(tǒng)一機(jī)框管理架構(gòu)的設(shè)備的管理控制成本。


圖1是目前通用的主受控板通信架構(gòu)；圖2是本發(fā)明實(shí)施例采用的利用低成本FPGA實(shí)現(xiàn)無(wú)CPU化的架構(gòu)；圖3是本發(fā)明實(shí)施例的數(shù)據(jù)通信處理流程。圖4是本發(fā)明的一個(gè)應(yīng)用實(shí)例的具體實(shí)施示意圖。
具體實(shí)施例方式下面通過(guò)具體實(shí)施方式
結(jié)合附圖對(duì)本發(fā)明作進(jìn)一步詳細(xì)說(shuō)明。本發(fā)明的主要構(gòu)思在于，利用邏輯單元，例如FPGA (現(xiàn)場(chǎng)可編程邏輯陣列)或者其他邏輯單元(例如EPLD，Erasable Programmable Logic Device，可擦除可編輯邏輯器件) 來(lái)實(shí)施受控板的管理控制，從而降低產(chǎn)品的生產(chǎn)和維護(hù)成本。其實(shí)施方案主要包括一種具有統(tǒng)一機(jī)框管理架構(gòu)的設(shè)備，包括主控板和受控板，所述主控板包含CPU和與所述CPU相連的第一邏輯單元，所述受控板包含第二邏輯單元、時(shí)鐘模塊、應(yīng)用模塊，所述第二邏輯單元通過(guò)通信接口與所述主控板的第一邏輯單元相連接以與所述第一邏輯單元通信而實(shí)現(xiàn)與所述CPU之間的信號(hào)交互；所述第二邏輯單元通過(guò)控制接口與所述應(yīng)用模塊相連接，用于在所述CPU的控制下對(duì)所述應(yīng)用模塊進(jìn)行管理和控制；所述時(shí)鐘模塊用于通過(guò)讀取預(yù)存在存儲(chǔ)器中的預(yù)設(shè)配置字來(lái)完成第二邏輯單元和應(yīng)用模塊的時(shí)鐘分發(fā)。如圖2所示，在圖2的示例中，第一邏輯單元和第二邏輯單元均為FPGA，受控板采用低成本的FPGA代替CPU來(lái)完成對(duì)受控板的多種業(yè)務(wù)和配置的管理與控制。主控板下發(fā)給受控板控制命令，由受控板FPGA解包協(xié)議，并完成控制操作。受控板的控制和管理統(tǒng)一在主控板進(jìn)行，由主控板的CPU軟件進(jìn)行封裝。主控板CPU軟件讀寫(xiě)主控板上的FPGA，完成控制操作命令和數(shù)據(jù)的傳遞與接收。為保證主控板同時(shí)可操作多個(gè)受控板，主控板的協(xié)議封裝由主控板CPU軟件完成，并通過(guò)主控板FPGA各自分發(fā)到各個(gè)受控板槽位。主控板與受控板之間的通信接口(第一邏輯單元和第二邏輯單元之間)利用高速的串行總線，可以減少主控板與受控板在背板接口的信號(hào)線。受控板FPGA主要完成協(xié)議的解析，并按照預(yù)先制定的協(xié)議進(jìn)行相應(yīng)的操作。具體的操作根據(jù)不同的受控板業(yè)務(wù)類型來(lái)具體實(shí)現(xiàn)。主控板與受控板之間的接口主要有以下信號(hào)線時(shí)鐘線高速時(shí)鐘信號(hào)，保證數(shù)據(jù)的速率；數(shù)據(jù)線傳遞主受控板的通信數(shù)據(jù)，可選擇半雙工和雙工模式，即單根單向線來(lái)節(jié)省走線或2根雙向線保證實(shí)時(shí)性；使能線使能信號(hào)，用來(lái)控制選通主受控板之間的通路。與原有CPU受控板相比，本發(fā)明實(shí)施例中采用FPGA的無(wú)CPU受控板主要由以下不同1、替代CPU后，受控板的應(yīng)用模塊(例如進(jìn)行業(yè)務(wù)處理的業(yè)務(wù)模塊或者用于存儲(chǔ)的存儲(chǔ)模塊等等，即FPGA與時(shí)鐘模塊之外的可以實(shí)現(xiàn)某種應(yīng)用功能的模塊)不變，F(xiàn)PGA取代CPU的控制接口。這些接口包括串行總線接口如I2Canter4ntegrated Circuit,兩線式串行總線)、 SPI (Serial Peripheral Interface,串行夕卜設(shè)接口)、SMI (Serial ManagementInterface, 串行管理接口)等常用的串行接口，當(dāng)然也可以是其他串行接口 ；并行總線接口 如LOCAL BUS等的接口，當(dāng)然也可以是其他并行接口 ；其他控制接口 如狀態(tài)控制接口等。FPGA取代CPU后，完成這些接口協(xié)議的轉(zhuǎn)換，并實(shí)現(xiàn)一些簡(jiǎn)單的監(jiān)控和處理任務(wù)， 如狀態(tài)監(jiān)控和簡(jiǎn)單的中斷處理任務(wù)等，如圖2。2、有CPU受控板的時(shí)鐘由CPU來(lái)完成配置管理，如圖1。在無(wú)CPU受控板中，時(shí)鐘分發(fā)不再由CPU控制，而是由時(shí)鐘模塊讀取EEPR0M(電可擦除只讀存儲(chǔ)器)中預(yù)先確定好的配置字來(lái)完成，如圖2。3、受控板一部分應(yīng)用模塊的軟件接口封裝和配置移交給主控板的CPU軟件來(lái)封裝完成。主控板FPGA與每個(gè)受控板FPGA之間的通信接口有各自獨(dú)立的讀寫(xiě)操作單元，各個(gè)接口有各自的地址。主控板CPU直接封裝好受控板應(yīng)用模塊接口的數(shù)據(jù)幀結(jié)構(gòu)，包括協(xié)議類型、數(shù)據(jù)類型和數(shù)據(jù)傳遞給主控板FPGA，主控板FPGA將這些數(shù)據(jù)進(jìn)行校驗(yàn)后封裝成統(tǒng)一的幀結(jié)構(gòu)下發(fā)到受控板。受控板FPGA根據(jù)主控板下發(fā)的協(xié)議類型，完成簡(jiǎn)單的接口轉(zhuǎn)換， 直接將主控板已經(jīng)封裝好的數(shù)據(jù)幀生成相應(yīng)的接口時(shí)序，完成與應(yīng)用模塊的通信。上報(bào)數(shù)據(jù)時(shí)，受控板FPGA僅將收到的數(shù)據(jù)和信息直接加上協(xié)議類型封裝成單板間通信的協(xié)議幀， 上報(bào)給主控板即可。本發(fā)明實(shí)施例的設(shè)備，其管理控制方法相應(yīng)也與原有的受控板管理控制不同，其主要包括主控板CPU對(duì)受控板進(jìn)行初始化配置，以及主控板CPU與受控板的第二邏輯單元進(jìn)行數(shù)據(jù)交互以對(duì)受控板進(jìn)行管理和控制。如圖3所示，管理控制方法的流程包括上電流程、數(shù)據(jù)上行流程、數(shù)據(jù)下行流程，下面分別予以說(shuō)明。本發(fā)明實(shí)施例中，受控板的上電流程的具體流程包括步驟A.受控板上電，板上時(shí)鐘模塊通過(guò)EEPROM讀取配置字，產(chǎn)生單板所需的時(shí)鐘，分發(fā)到各個(gè)模塊，包括FPGA(第二邏輯單元)和其他模塊(例如圖2所示的多個(gè)應(yīng)用模塊)。步驟B. FPGA啟動(dòng)，通過(guò)單板上的SPI Flash下載FPGA邏輯程序，以完成FPGA的
啟動(dòng)配置； 步驟C.上電成功后，受控板FPGA獲取單板狀態(tài)信息，并向主控板發(fā)送單板狀態(tài)信息和初始化請(qǐng)求。主控板CPU根據(jù)受控板的初始化請(qǐng)求完成對(duì)受控板的初始化配置。數(shù)據(jù)通信的上行流程包括步驟D.受控板FPGA獲取本板的狀態(tài)信息，如一些單板注冊(cè)信息等；步驟E.受控板FPGA將數(shù)據(jù)封裝到定義好的幀結(jié)構(gòu)中，并在幀頭附加上幀類型和數(shù)據(jù)類型，并做校驗(yàn)后通過(guò)主控板和受控板之間的接口將幀發(fā)送到主控板；步驟F.主控板FPGA收到幀后，校驗(yàn)成功后通知受控板FPGA接收成功，否則返回失敗。主控板FPGA通知主控板上的CPU，由CPU讀取FPGA接收到的幀，并根據(jù)幀類型和幀數(shù)據(jù)來(lái)判斷數(shù)據(jù)和業(yè)務(wù)的類型，由CPU軟件進(jìn)行進(jìn)一步的處理和操作。數(shù)據(jù)通信的下行流程包括步驟G.主控板CPU軟件將處理好的數(shù)據(jù)直接封裝成要傳送的數(shù)據(jù)幀結(jié)構(gòu)，主控板 FPGA只對(duì)這些數(shù)據(jù)做校驗(yàn)并加上校驗(yàn)信息，然后封裝成幀發(fā)送給受控板FPGA ；步驟H.受控板FPGA收到數(shù)據(jù)后，并校驗(yàn)成功后通知主控板下發(fā)成功，否則返回失敗。受控板FPGA根據(jù)收到的數(shù)據(jù)幀頭中定義的參數(shù)和類型，判斷FPGA的進(jìn)一步操作；步驟I.受控板FPGA判斷操作類型，完成具體的操作，如完成對(duì)某個(gè)模塊的控制或者將接收到的幀中的數(shù)據(jù)直接按照操作類型產(chǎn)生相應(yīng)的接口時(shí)序(如SPI)，下發(fā)到各個(gè)模塊中。步驟J.受控板FPGA獲取各個(gè)模塊的返回結(jié)果(一些對(duì)模塊的寫(xiě)操作可能不需要返回結(jié)果)或者狀態(tài)指示，來(lái)表明一次操作是否成功。如果需要，則可按照步驟D-F的流程， 將結(jié)果上報(bào)給主控板。如圖4所示，圖4是本發(fā)明實(shí)施例中的基于以太網(wǎng)交換機(jī)受控板的一個(gè)應(yīng)用實(shí)例。在該應(yīng)用實(shí)例中，主控板上包括CPU和FPGA模塊107 (第一邏輯單元)；受控板上主要包括時(shí)鐘模塊101 (包括存儲(chǔ)有預(yù)設(shè)配置字的EEPR0M)、FPGA模塊102 (第二邏輯單元)、SPI Flashl03、交換模塊108、PHY (Physical Layer，物理層)模塊109、EEPR0M和傳感器等模塊 111。圖4中的交換模塊108,PHY(Physical Layer，物理層)模塊109、EEPR0M和傳感器等模塊111即前述的應(yīng)用模塊，用來(lái)實(shí)現(xiàn)以太網(wǎng)交換、存儲(chǔ)和傳感等應(yīng)用功能。主控板與受控板之間通過(guò)通信接口 106實(shí)現(xiàn)通信。FPGA模塊102通過(guò)SPI接口 106與時(shí)鐘模塊101實(shí)現(xiàn)交互，通過(guò)SMI控制接口 107與交互模塊108交互，通過(guò)I2C接口 112與EEPROM和傳感器等模塊111交互，交換模塊108與PHY模塊109之間通過(guò)SMI控制接口 110交互。FPGA模塊102包括控制模塊104和接口模塊105。主控板和受控板的數(shù)據(jù)通信接口 106，是一種串行總線，包括數(shù)據(jù)、時(shí)鐘和使能信號(hào)線。為節(jié)省背板走線，與其他有CPU受控板的串行管理總線兼容(如IPMiantelligent Platform Management hterface，智能平臺(tái)管理接口)總線)，能夠支持多種類型單板的混插。數(shù)據(jù)通信接口 106以一種類I2C串行總線為例，其數(shù)據(jù)位寬48bits(不同應(yīng)用，數(shù)據(jù)位寬可能不一樣)，前12bits為通信協(xié)議信息和控制信息，后32bits為數(shù)據(jù)信息，最后 4bits為校驗(yàn)位。在第49個(gè)時(shí)鐘周期，受控板FPGA將數(shù)據(jù)線置低，表示接收成功，否則為失敗，并通知CPU，返回錯(cuò)誤。受控板上電，時(shí)鐘模塊101通過(guò)單板上的EEPROM讀取配置字，完成時(shí)鐘模塊的配置。時(shí)鐘配置完成后，分發(fā)時(shí)鐘給各個(gè)模塊，包括FPGA模塊102、交換模塊108和 PHY (Physical Layer，物理層)模塊109。FPGA模塊102在工作時(shí)鐘下通過(guò)單板上的SPI Flash模塊103加載FPGA程序。受控板FPGA模塊102開(kāi)始工作，首先控制模塊104獲取單板的狀態(tài)，并將數(shù)據(jù)組成32bit的幀，加上12bits的幀頭(包含數(shù)據(jù)類型、業(yè)務(wù)類型、開(kāi)始/結(jié)束等信息)，最后加上4bits的校驗(yàn)結(jié)果，通過(guò)接口模塊105向主控板FPGA模塊107發(fā)送數(shù)據(jù)。主控板FPGA模塊107收到數(shù)據(jù)，通知CPU來(lái)處理。CPU讀取44bits數(shù)據(jù)(已除去校驗(yàn)位)，并根據(jù)預(yù)先定義好的協(xié)議，判斷數(shù)據(jù)的類型為上電信息和初始化請(qǐng)求。主控板CPU注冊(cè)受控板的信息和狀態(tài)后，由CPU通過(guò)FPGA模塊107向受控板發(fā)送配置命令。FPGA發(fā)送的數(shù)據(jù)幀完全由CPU 軟件來(lái)產(chǎn)生，這樣可以盡量降低邏輯單元的復(fù)雜度，進(jìn)一步降低資源占用率，還能夠提高調(diào)試應(yīng)用的效率。以交換模塊108的交換芯片操作管理為例，描述一次下行通信的過(guò)程。主控板CPU 確定FPGA模塊107發(fā)送的幀類型，產(chǎn)生交換芯片配置的幀類型，包括12bits的幀頭(幀類型、操作類型等)以及標(biāo)準(zhǔn)的SMI管理幀結(jié)構(gòu)(32bits)。接下來(lái)由FPGA模塊107做校驗(yàn)后生成48bits的數(shù)據(jù)幀，通過(guò)主受控板間的通信接口 106發(fā)向受控板FPGA模塊102的接口模塊105。接口模塊105根據(jù)收到幀的前12bits提取協(xié)議信息。接口模塊105判斷為對(duì)交換模塊108的操作管理，直接將后32bits的數(shù)據(jù)產(chǎn)生SMI接口時(shí)序發(fā)送給交換模塊108，并根據(jù)模塊的相應(yīng)狀態(tài)或者直接返回成功消息。消息的內(nèi)容按照上行通信流程進(jìn)行。受控板 FPGA將交換模塊108的返回結(jié)果(32bits)或者狀態(tài)信息直接或間接地封裝到32bits數(shù)據(jù)幀里，加上上行通信的幀頭協(xié)議，并做校驗(yàn)后，將48bits的幀數(shù)據(jù)放到發(fā)送緩沖區(qū)中，等待主受控板間的通信接口 106空閑時(shí)將數(shù)據(jù)發(fā)送到主控板FPGA。主控板FPGA成功收到數(shù)據(jù)后，同時(shí)CPU讀取數(shù)據(jù)，并交給CPU軟件來(lái)處理數(shù)據(jù)。這樣完成了一次主受控板間的通信握手和數(shù)據(jù)傳遞。按照上述步驟，依次完成對(duì)交換模塊108的配置與通信。對(duì)單板上其他模塊的處理與上述步驟類似，不同的是主控板CPU的數(shù)據(jù)幀封裝和FPGA接口模塊105對(duì)應(yīng)用模塊之間的接口時(shí)序的轉(zhuǎn)換不同。FPGA模塊102中的控制模塊104可以完成簡(jiǎn)單的單板控制任務(wù)。主控板的CPU 的管理控制與受控板的FPGA的單板控制大致按復(fù)雜度區(qū)分，一般的，由主控板的CPU完成各受控板的初始化的相關(guān)配置；而命令操作及數(shù)據(jù)處理，對(duì)于實(shí)時(shí)性較強(qiáng)、復(fù)雜度不高，受控板FPGA力所能及的操作與處理，如對(duì)中斷的簡(jiǎn)單處理，應(yīng)用模塊狀態(tài)信息的監(jiān)控與上報(bào)等，由受控板FPGA完成；而對(duì)于實(shí)時(shí)性不強(qiáng)、復(fù)雜度較高的操作與處理，則交由主控板的 CPU來(lái)完成。該方案的實(shí)施在前期，為了調(diào)試方便可以設(shè)計(jì)一個(gè)帶有CPU和FPGA兼容版本，在單板調(diào)試前期將各個(gè)模塊的配置和應(yīng)用調(diào)試穩(wěn)定后，再按照上述的方法流程進(jìn)行FPGA調(diào)試。此時(shí)，F(xiàn)PGA調(diào)試只用關(guān)注通信和處理方面的工作。后期再將前期調(diào)試完成的參數(shù)進(jìn)行驗(yàn)證。當(dāng)系統(tǒng)達(dá)到穩(wěn)定后，就可以在生產(chǎn)時(shí)將CPU等外部電路去掉。本發(fā)明同樣滿足生產(chǎn)測(cè)試的要求，也兼容有CPU單板的混插復(fù)用。與現(xiàn)有技術(shù)相比較，本發(fā)明采用了一個(gè)低成本的FPGA代替CPU來(lái)管理控制受控板，F(xiàn)PGA的資源要求相對(duì)業(yè)務(wù)較低，并且隨著FPGA價(jià)格優(yōu)勢(shì)的不斷增加，同時(shí)在目前的高速數(shù)字電路中，F(xiàn)PGA的使用領(lǐng)域越來(lái)越廣，一般的單板上都有FPGA，因此成本壓力得到控制；另外，無(wú)CPU的方案可以減少大量的CPU外圍設(shè)備以及電路，降低了硬件上的復(fù)雜度和成本；同時(shí)，由FPGA代替CPU軟件來(lái)控制受控板，提高的單板的穩(wěn)定性和可靠性，也節(jié)省了大筆的CPU軟件開(kāi)支。本發(fā)明可以適用于有多個(gè)需要管理維護(hù)的單板的應(yīng)用場(chǎng)景中，應(yīng)用場(chǎng)景更加豐富，具備較好的通用性。主CPU的串口能夠并行處理，提高了系統(tǒng)的處理性能。以上內(nèi)容是結(jié)合具體的實(shí)施方式對(duì)本發(fā)明所作的進(jìn)一步詳細(xì)說(shuō)明，不能認(rèn)定本發(fā)明的具體實(shí)施只局限于這些說(shuō)明。對(duì)于本發(fā)明所屬技術(shù)領(lǐng)域的普通技術(shù)人員來(lái)說(shuō)，在不脫離本發(fā)明構(gòu)思的前提下，還可以做出若干簡(jiǎn)單推演或替換，都應(yīng)當(dāng)視為屬于本發(fā)明的保護(hù)范圍。
權(quán)利要求
1.一種具有統(tǒng)一機(jī)框管理架構(gòu)的設(shè)備，包括主控板和受控板，其特征在于，所述主控板包含CPU和與所述CPU相連的第一邏輯單元，所述受控板包含第二邏輯單元、時(shí)鐘模塊、應(yīng)用模塊，所述第二邏輯單元通過(guò)通信接口與所述主控板的第一邏輯單元相連接以與所述第一邏輯單元通信而實(shí)現(xiàn)與所述CPU之間的信號(hào)交互；所述第二邏輯單元通過(guò)控制接口與所述應(yīng)用模塊相連接，用于在所述CPU的控制下對(duì)所述應(yīng)用模塊進(jìn)行管理和控制；所述時(shí)鐘模塊用于通過(guò)讀取預(yù)存在存儲(chǔ)器中的預(yù)設(shè)配置字來(lái)完成第二邏輯單元和應(yīng)用模塊的時(shí)鐘分發(fā)。
2.如權(quán)利要求1所述的設(shè)備，其特征在于，所述第一邏輯單元與第二邏輯單元之間通信的信號(hào)包括時(shí)鐘信號(hào)、數(shù)據(jù)信號(hào)、使能信號(hào)。
3.如權(quán)利要求1所述的設(shè)備，其特征在于，所述第二邏輯單元的控制接口包括串行總線接口、并行總線接口、串行總線接口和并行總線接口之外的其他控制接口。
4.如權(quán)利要求3所述的設(shè)備，其特征在于，所述串行總線接口包括I2C串行接口、SPI 串行接口、SMI串行接口 ；所述并行總線接口包括LOCAL BUS接口 ；所述其他控制接口包括狀態(tài)控制接口。
5.如權(quán)利要求1所述的設(shè)備，其特征在于，所述主控板為一個(gè)，所述受控板為多個(gè)，所述主控板與每一受控板的通信接口具有各自的地址以及各自獨(dú)立的讀寫(xiě)單元。
6.如權(quán)利要求1-5任一所述的設(shè)備，其特征在于，所述第一邏輯單元和第二邏輯單元為FPGA或者EPLD。
7.—種如權(quán)利要求1-6任一所述的具有統(tǒng)一機(jī)框管理架構(gòu)的設(shè)備的管理控制方法，其特征在于，包括主控板CPU對(duì)受控板進(jìn)行初始化配置，以及主控板CPU與受控板的第二邏輯單元進(jìn)行數(shù)據(jù)交互以對(duì)受控板進(jìn)行管理和控制。
8.如權(quán)利要求7所述的管理控制方法，其特征在于，主控板CPU對(duì)受控板進(jìn)行初始化配置之前包括上電流程，所述上電流程包括受控板上電，時(shí)鐘模塊讀取配置字，產(chǎn)生所需的時(shí)鐘，分發(fā)給第二邏輯單元和應(yīng)用模塊；第二邏輯單元啟動(dòng)，在上電成功后獲取本板的單板狀態(tài)信息，向主控板發(fā)送單板狀態(tài)信息和初始化請(qǐng)求。
9.如權(quán)利要求7所述的方法，其特征在于，主控板CPU與受控板的第二邏輯單元進(jìn)行數(shù)據(jù)交互以對(duì)受控板進(jìn)行管理和控制包括數(shù)據(jù)上行流程，所述數(shù)據(jù)上行流程包括第二邏輯單元獲取本板狀態(tài)信息，封裝到幀中，校驗(yàn)后將幀發(fā)送到第一邏輯單元；所述幀中包括幀類型、數(shù)據(jù)類型、數(shù)據(jù)和校驗(yàn)信息；第一邏輯單元對(duì)收到的幀校驗(yàn)成功后，通知主控板中的CPU進(jìn)行讀取并根據(jù)幀類型和數(shù)據(jù)類型進(jìn)行相應(yīng)的處理。
10.如權(quán)利要求7所述的方法，其特征在于，主控板CPU與受控板的第二邏輯單元進(jìn)行數(shù)據(jù)交互以對(duì)受控板進(jìn)行管理和控制包括數(shù)據(jù)下行流程，所述數(shù)據(jù)下行流程包括主控板中的CPU將數(shù)據(jù)封裝成幀，第一邏輯單元對(duì)所述幀校驗(yàn)后發(fā)送所述幀到第二邏輯單元；第二邏輯單元對(duì)收到的幀進(jìn)行校驗(yàn)并告知主控板，并根據(jù)所述幀完成相應(yīng)操作或發(fā)送給相應(yīng)的應(yīng)用模塊處理；第二邏輯單元獲取應(yīng)用模塊的返回結(jié)果或狀態(tài)指示，確定操作是否成功。
全文摘要
本發(fā)明公開(kāi)了一種具有統(tǒng)一機(jī)框管理架構(gòu)的設(shè)備及其管理控制方法，所述設(shè)備包括主控板和受控板，所述主控板包含CPU和與所述CPU相連的第一邏輯單元，所述受控板包含第二邏輯單元、時(shí)鐘模塊、應(yīng)用模塊，所述第二邏輯單元通過(guò)通信接口與所述主控板的第一邏輯單元相連接以與所述第一邏輯單元通信而實(shí)現(xiàn)與所述CPU之間的信號(hào)交互；所述第二邏輯單元通過(guò)控制接口與所述應(yīng)用模塊相連接，用于在所述CPU的控制下對(duì)所述應(yīng)用模塊進(jìn)行管理和控制；所述時(shí)鐘模塊用于通過(guò)讀取預(yù)存在存儲(chǔ)器中的預(yù)設(shè)配置字來(lái)完成第二邏輯單元和應(yīng)用模塊的時(shí)鐘分發(fā)。本發(fā)明實(shí)現(xiàn)了一種低成本的具有統(tǒng)一機(jī)框管理架構(gòu)的設(shè)備。
文檔編號(hào)G06F1/16GK102346501SQ20101024158
公開(kāi)日2012年2月8日 申請(qǐng)日期2010年7月30日 優(yōu)先權(quán)日2010年7月30日
發(fā)明者喬海龍 申請(qǐng)人:中興通訊股份有限公司