專利名稱：：一種硬件實(shí)時(shí)容錯(cuò)的動(dòng)態(tài)局部可重構(gòu)系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
：本發(fā)明屬于電子
技術(shù)領(lǐng)域：
，涉及現(xiàn)場可編程門陣列可重構(gòu)技術(shù)，具體涉及一種硬件實(shí)時(shí)容錯(cuò)的動(dòng)態(tài)局部可重構(gòu)系統(tǒng)。
背景技術(shù)：
：近年來，現(xiàn)場可編程門陣列(FPGA)的基本結(jié)構(gòu)以及規(guī)模已經(jīng)發(fā)生了很大變化，它因?yàn)榧婢咄ㄓ锰幚砥鞯撵`活性和ASIC的高性能，越來越成為嵌入式開發(fā)的首選平臺(tái)。目前，在FPGA動(dòng)態(tài)可重構(gòu)技術(shù)原理的基礎(chǔ)上，針對(duì)可重構(gòu)系統(tǒng)的容錯(cuò)處理有專門的研究，主要分為硬件容錯(cuò)和軟件容錯(cuò)，然而基于動(dòng)態(tài)部分可重構(gòu)的硬件容錯(cuò)技術(shù)具有廣泛的應(yīng)用前景，在復(fù)雜的、惡劣的、人為難以檢測控制的環(huán)境及應(yīng)用領(lǐng)域中具有重要的意義和實(shí)際價(jià)值。FPGA的資源利用是有限的，一般利用70%就很難再提高了，隨著嵌入式應(yīng)用設(shè)計(jì)的規(guī)模越來越大，現(xiàn)有的FPGA硬件資源已經(jīng)很難滿足超大型設(shè)計(jì)所需的硬件資源，怎么去充分利用冗余的硬件資源作為容錯(cuò)備份資源，滿足大型應(yīng)用中的硬件容錯(cuò)面臨著挑戰(zhàn)。傳統(tǒng)的嵌入式系統(tǒng)的硬件電路是固定的，實(shí)現(xiàn)的功能單元不可能現(xiàn)場改變，這樣架構(gòu)的系統(tǒng)因局部功能單元出現(xiàn)問題就會(huì)使整個(gè)系統(tǒng)癱瘓，在硬件回收和維修成本高且空間輻射或環(huán)境溫度惡劣的宇航，深海等領(lǐng)域使用極不適合，這樣就需要一種自容錯(cuò)硬件系統(tǒng)來適應(yīng)特殊的環(huán)境。當(dāng)前的可重構(gòu)容錯(cuò)系統(tǒng)大都采用靜態(tài)全局可重構(gòu)方法實(shí)現(xiàn)，但基于這種技術(shù)的容錯(cuò)系統(tǒng)在容錯(cuò)配置過程中時(shí)要求系統(tǒng)停止工作，從而大大降低了系統(tǒng)性能和靈活性，即只能對(duì)整個(gè)FPGA進(jìn)行重新配置才能改變運(yùn)行邏輯，系統(tǒng)運(yùn)行中可重構(gòu)部分僅僅被配置一次，或FPGA的部分邏輯單元正在運(yùn)行的同時(shí)，在重配置中會(huì)影響其他正在運(yùn)行的邏輯模塊，基于這種技術(shù)的容錯(cuò)系統(tǒng)在容錯(cuò)處理時(shí)不能保證整個(gè)系統(tǒng)的正常工作，并且是針對(duì)非實(shí)時(shí)系統(tǒng)提出的離線或在線故障檢測，也不能保證硬件容錯(cuò)處理任務(wù)實(shí)時(shí)性。由于以上這些方面的限制，存在著這樣的問題1、FPGA芯片冗余資源沒有得到充分利用，硬件資源利用率低，功耗大，從根本上無法解決FPGA部分資源重復(fù)利用的瓶頸。2、在惡劣條件下的硬件回收和維修及大規(guī)模硬件設(shè)備更新?lián)Q代中成本高、周期大，以至在某種情況下根本不可能實(shí)現(xiàn)。3無法保證在容錯(cuò)處理的過程中使整個(gè)系統(tǒng)正常工作，也不能保持實(shí)時(shí)性。
發(fā)明內(nèi)容本發(fā)明的目的是針對(duì)上述問題及現(xiàn)有的技術(shù)的不足，提供了一種硬件實(shí)時(shí)容錯(cuò)的動(dòng)態(tài)局部可重構(gòu)系統(tǒng)。本發(fā)明為了達(dá)到上述的目的，采用的技術(shù)方案為—種硬件實(shí)時(shí)容錯(cuò)的動(dòng)態(tài)局部可重構(gòu)系統(tǒng)包括硬件全局靜態(tài)區(qū)和兩個(gè)硬件動(dòng)態(tài)局部重配置區(qū)(其中任意一個(gè)選為容錯(cuò)備份區(qū))，硬件全局靜態(tài)區(qū)包括處理器系統(tǒng)、時(shí)鐘管理模塊、實(shí)時(shí)檢錯(cuò)跟蹤硬件可重構(gòu)模塊的決策器、顯示控制模塊和顯示模塊；每個(gè)硬件動(dòng)態(tài)局部重配置區(qū)為具有配置相同功能的局部可重構(gòu)模塊(PRM)。所述的處理器系統(tǒng)包括移植了實(shí)時(shí)操作系統(tǒng)的RSIC嵌入式中央處理器、存儲(chǔ)模塊，利用CoreConnect總線技術(shù)與RISC中央處理器相連的外部中斷控制模塊、內(nèi)部控制接口配置模塊(冊ICAP)、串口UART模塊和總線宏模塊。所述的RSIC嵌入式中央處理器是嵌入到FPGA上的硬核處理器，用于超時(shí)容錯(cuò)控制、外部存儲(chǔ)器CompactFlash上的重構(gòu)比特流任務(wù)的調(diào)度和管理；所述的存儲(chǔ)模塊用來存儲(chǔ)軟件的啟動(dòng)引導(dǎo)程序和可執(zhí)行二進(jìn)制文件(.elf);所述的外部中斷控制模塊和UART模塊是常用的IP核模塊，外部中斷控制模塊和UART模塊都作為RSIC嵌入式中央處理器的外設(shè)，外部中斷控制模塊用于觸發(fā)關(guān)鍵中斷IRQ或?yàn)閷?shí)時(shí)操作系統(tǒng)提供時(shí)間片，UART模塊用于輸入輸出終端的顯示；所述的內(nèi)部控制接口配置模塊(HWICAP)用于從外部存儲(chǔ)器中讀取容錯(cuò)硬件比特流任務(wù)以及實(shí)現(xiàn)硬件比特流的配置；所述的總線宏模塊用于實(shí)現(xiàn)靜態(tài)區(qū)域和動(dòng)態(tài)區(qū)域之間的通信；所述的實(shí)時(shí)檢錯(cuò)跟蹤硬件可重構(gòu)模塊的決策器根據(jù)可重構(gòu)模塊內(nèi)的相關(guān)信號(hào)變量的檢測來做出局部重配置的決策并通知處理器是否進(jìn)行硬件容錯(cuò)，決策的方法為利用判斷通道可能的結(jié)果或超時(shí)進(jìn)行容錯(cuò)；所述的實(shí)時(shí)檢錯(cuò)跟蹤硬件可重構(gòu)模塊的決策器、內(nèi)部控制接口配置模塊和局部可重構(gòu)模塊是整個(gè)系統(tǒng)的核心模塊。利用本發(fā)明實(shí)現(xiàn)的動(dòng)態(tài)部分可重構(gòu)實(shí)時(shí)硬件容錯(cuò)系統(tǒng)在FPGA芯片中實(shí)現(xiàn)了兩個(gè)可重構(gòu)區(qū)，每個(gè)可重構(gòu)區(qū)可對(duì)應(yīng)多個(gè)可重構(gòu)模塊，最終使用戶可以對(duì)芯片的部分電路結(jié)構(gòu)進(jìn)行現(xiàn)場硬件編程和軟件編程，實(shí)現(xiàn)可重構(gòu)區(qū)硬件的實(shí)時(shí)容錯(cuò)，具有實(shí)時(shí)性、易于產(chǎn)品的更新升級(jí)、適合惡劣環(huán)境下工作及延長系統(tǒng)的生命周期的作用。本發(fā)明適用于電力，宇航電子系統(tǒng)，工控，網(wǎng)絡(luò)重構(gòu)容錯(cuò)和硬件的更新?lián)Q代等領(lǐng)域，是針對(duì)FPGA冗余硬件資源有效重復(fù)利用，提高硬件生命周期，具備部分功能模塊實(shí)時(shí)跟蹤檢錯(cuò)的部分硬件容錯(cuò)調(diào)度系統(tǒng)。圖1為本發(fā)明的結(jié)構(gòu)示意圖；圖2為基于EDK的處理器系統(tǒng)結(jié)構(gòu)示意圖；圖3為動(dòng)態(tài)局部可重構(gòu)硬件設(shè)計(jì)流程圖；圖4為決策器的連線圖；圖5為操作系統(tǒng)軟件設(shè)計(jì)流程圖；圖6為容錯(cuò)執(zhí)行流程圖；圖7為軟硬件合并流程圖；圖8為芯片結(jié)構(gòu)及FPGA布局示意圖。具體實(shí)施例方式下面結(jié)合附圖對(duì)本發(fā)明作進(jìn)一步說明。本實(shí)施例是在Xilinx的Virtex-IIPro平臺(tái)的XC2VP30FPGA上開發(fā)和設(shè)計(jì)的。Virtex-IIPro平臺(tái)支持部分動(dòng)態(tài)可重構(gòu)且其FPGA內(nèi)部內(nèi)嵌了兩個(gè)IBM的具有5級(jí)標(biāo)準(zhǔn)流水線結(jié)構(gòu)的Powerpc405RSIC處理器，PowerPC處理器支持IBM開發(fā)的CoreConnect總線標(biāo)準(zhǔn)技術(shù)。利用CoreConct總線標(biāo)準(zhǔn)技術(shù)使多個(gè)IPCore連起來成為可能，使基于S0PC的動(dòng)態(tài)部分可重構(gòu)系統(tǒng)設(shè)計(jì)和應(yīng)用更加的容易，系統(tǒng)的外設(shè)IP核可以重復(fù)的利用，這也加速了系統(tǒng)設(shè)計(jì)和應(yīng)用產(chǎn)品面世的周期，大大節(jié)省了人力資源和開發(fā)成本。CoreCo皿ect總線規(guī)范包含三種總線架構(gòu)和兩個(gè)轉(zhuǎn)化橋連，分別是PLB總線(ProcessorLocalBus,即處理器本地總線)、OPB總線(On-chipPeripheralBus,即片上外設(shè)總線)、DRC總線(DeviceControlRegisterBus,即設(shè)備控制寄存器總線)及PLB20PBBridge和0PB2DCRBridge。本實(shí)施例的動(dòng)態(tài)局部可重構(gòu)系統(tǒng)，利用了FPGA內(nèi)部嵌入內(nèi)核PowerPC,僅支持PLB總線架構(gòu)，將高性能的RISC處理器、內(nèi)存控制器、高速外圍設(shè)備等掛在PLB總線上，低速的外圍設(shè)備如UART模塊等用掛在OPB總線上，兩種總線直接利用PLB20PB總線橋進(jìn)行通信?？芍貥?gòu)模塊可以是用戶自定義的底層邏輯模塊(簡單控制功能模塊)，也可以是用戶定制的IP核(算術(shù)運(yùn)算核，F(xiàn)FT核)，或者現(xiàn)有外圍設(shè)備的IP核。根據(jù)跟蹤檢測可重構(gòu)區(qū)的決策器來判斷是否將可重構(gòu)模塊配置到另一個(gè)備份的可重構(gòu)區(qū)，如利用簡單的可重構(gòu)區(qū)輸出口可能的結(jié)果判斷錯(cuò)誤和在10個(gè)輸出周期內(nèi)數(shù)據(jù)不發(fā)生改變就重配置(也可以因應(yīng)用的復(fù)雜程度不同使用復(fù)雜決策算法)?？芍貥?gòu)區(qū)的配置資源可根據(jù)特定使用來設(shè)計(jì)，本發(fā)明使用的可重構(gòu)區(qū)是一個(gè)簡單的顯示控制通道，兩個(gè)可重構(gòu)區(qū)域是在是不變的(即其面積，邊界是固定不變的)，配置在可重構(gòu)區(qū)的資源是可重構(gòu)模塊所有，可以被重新配置，可重構(gòu)區(qū)與靜態(tài)區(qū)(或BASE區(qū)，或叫fixed區(qū))通信必須要通過總線宏來實(shí)現(xiàn)，總線宏的布局跨越可重構(gòu)區(qū)和靜態(tài)區(qū)的邊界，對(duì)于不同的芯片需選擇不同類型的總線宏。本實(shí)施例是在Xilinx的Virtex-IIPro平臺(tái)的XC2VP30FPGA上開發(fā)和設(shè)計(jì)完成的。如圖l所示一種硬件實(shí)時(shí)容錯(cuò)的動(dòng)態(tài)局部可重構(gòu)系統(tǒng)包括硬件全局靜態(tài)區(qū)和兩個(gè)硬件動(dòng)態(tài)局部重配置區(qū)(如圖1中的虛線選定的范圍)，硬件全局靜態(tài)區(qū)包括處理器系統(tǒng)、時(shí)鐘管理模塊、實(shí)時(shí)檢錯(cuò)跟蹤硬件可重構(gòu)模塊的決策器、顯示控制模塊和顯示模塊；每個(gè)硬件動(dòng)態(tài)局部重配置區(qū)為具有配置相同功能的局部可重構(gòu)模塊(PRM)。處理器系統(tǒng)包括移植了實(shí)時(shí)操作系統(tǒng)的RSIC嵌入式中央處理器、存儲(chǔ)模塊，利用CoreConnect總線技術(shù)與RISC中央處理器相連的外部中斷控制模塊、內(nèi)部控制接口配置模塊(HWICAP)、串口UART模塊和總線宏模塊。RSIC嵌入式中央處理器是嵌入到FPGA上的硬核處理器，超時(shí)容錯(cuò)控制、外部存儲(chǔ)器CompactFlash上的重構(gòu)比特流任務(wù)的調(diào)度和管理；存儲(chǔ)模塊用來存儲(chǔ)軟件的啟動(dòng)引導(dǎo)程序和可執(zhí)行二進(jìn)制文件(.elf);外部中斷控制模塊和UART模塊是常用的IP核模塊，外部中斷控制模塊和UART模塊都作為RSIC嵌入式中央處理器的外設(shè)，外部中斷控制模塊用于觸發(fā)關(guān)鍵中斷IRQ或?yàn)閷?shí)時(shí)操作系統(tǒng)提供時(shí)間片，UART模塊用于輸入輸出終端的顯示；內(nèi)部控制接口配置模塊(HWICAP)用于從外部存儲(chǔ)器中讀取容錯(cuò)硬件比特流以及實(shí)現(xiàn)硬件比特流的配置；總線宏模塊用于實(shí)現(xiàn)靜態(tài)區(qū)域和動(dòng)態(tài)區(qū)域之間的通信；實(shí)時(shí)檢錯(cuò)跟蹤硬件可重構(gòu)模塊的決策器根據(jù)可重構(gòu)模塊內(nèi)的相關(guān)信號(hào)變量的檢測來做出局部重配置的決策并通知處理器是否進(jìn)行硬件容錯(cuò)，決策的方法為利用判斷通道可能的結(jié)果或超時(shí)進(jìn)行容錯(cuò)；5實(shí)時(shí)檢錯(cuò)跟蹤硬件可重構(gòu)模塊的決策器、內(nèi)部控制接口配置模塊和局部可重構(gòu)模塊是整個(gè)系統(tǒng)的核心模塊。本實(shí)施例使用的開發(fā)工具EDK9.li，ISE9.1.02i_PR10，PlanAheadlO.l.modelsimSEv6.2b及串口調(diào)試助手。具體實(shí)施步驟及說明1、利用EDK9.li設(shè)計(jì)處理器系統(tǒng)如圖2所示處理器硬件系統(tǒng)是基于可重復(fù)利用的IP核思想設(shè)計(jì)的，處理器選FPGA內(nèi)嵌的PowerPC405處理器?；赬UPXC2VP30板級(jí)設(shè)計(jì)的IP核包括PLB—v34總線核(硬件版本1.02.a)、0PB_v20總線核(硬件版本1.10.a)，JTAG核(硬件版本2.00.a，軟件驅(qū)動(dòng)版本1.00.a)、PLB20PBbridge核(硬件版本1.01.a，軟件驅(qū)動(dòng)版本1.00.a)、OPB_SYSTEMACE核(硬件版本，1.00.c，軟件驅(qū)動(dòng)版本1.01.a)、PLB—BRAM控制器核(硬件版本1.00.b，軟件驅(qū)動(dòng)版本l.00.a)、GPIO核(硬件版本3.01.b，軟件驅(qū)動(dòng)版本2.01.a)、OPBJWICAP核(硬件版本1.00.b，軟件驅(qū)動(dòng)版本1.00.c)、OPB_INTC中斷控制器核(硬件版本1.00.c，軟件驅(qū)動(dòng)版本1.00.c)、OPB_UARTLITE串口通信核(硬件版本1.00.b，軟件驅(qū)動(dòng)版本1.02.a)。地址分配PLB_BRAM模塊選擇128K，必須包含最大的地址OXFFFFFFFF;PLB20PBbridge核地址選擇是PLB地址的一部分，但與OPB總線相連接的外圍設(shè)備IP核地址必須包含在PLB20PBbridge地址中。2、總體動(dòng)態(tài)部分可重構(gòu)流程硬件系統(tǒng)流程1)如圖3所示編寫頂層模塊及相關(guān)子模塊的底層硬件代碼并進(jìn)行綜合，生成top.ngc，rm.ngc及處理器系統(tǒng)模塊，決策器模塊，顯示控制器子模塊網(wǎng)表文件(.ngc)。上述的.ngc文件都是在ISE9.1.021中生成的，各子模塊必須以黑盒子的形式在頂層模塊中實(shí)例化；所有的子模塊都不需要加入1/0緩沖器，DCM實(shí)例在頂層模塊中，不能實(shí)例在處理器系統(tǒng)牛莫塊中；總線宏選擇busmacro_xc2vp_12r_async_enable_narrow.nmc禾口busmacro—xc2Vp_12r_async_enable_narrow.nmc。編寫頂層模塊的約束文件，只對(duì)引腳以及全局時(shí)序進(jìn)行約束，其他的面積約束等在PlanAhead中進(jìn)行如圖4所示，總線宏為異步可使能控制的，可重構(gòu)區(qū)輸入為GPI0輸出口，同時(shí)GPI0_d_out控制總線宏的使能；可重構(gòu)區(qū)的一部分輸出口與跟蹤檢測容錯(cuò)決策器相連，另一部分與現(xiàn)實(shí)終端LED相連，決策器是同步模塊(即由時(shí)鐘控制的模塊)，決策器的決策標(biāo)志位與gpio的輸入口相連(也可以和PowerPC的IRQ中斷口相連，具有高度的實(shí)時(shí)性)，用于通知處理器是否對(duì)當(dāng)前重構(gòu)區(qū)的重構(gòu)模塊進(jìn)行重構(gòu)。所示的實(shí)時(shí)跟蹤檢測容錯(cuò)決策器為靜態(tài)子模塊，在部分重配置時(shí)不發(fā)生改變且能正常運(yùn)行。2)如圖示3所示，將上一步產(chǎn)生的.ngc文件和.ucf文件導(dǎo)入PlanAHead中進(jìn)行EAPR設(shè)計(jì)，并產(chǎn)生比特流，設(shè)計(jì)流程如圖3所示。EAPR設(shè)計(jì)完全可以在圖形化界面工具的PlanAhead中完成，這相對(duì)與以前的基于比特流、基于差異的設(shè)計(jì)方法有很大改進(jìn)且方便直觀。具體步驟分為初始預(yù)算，AG約束，子模塊激活，PlanAhead中調(diào)用ISE后臺(tái)工具進(jìn)行映射和布局布線，DCR檢測，裝配合并比特流。根據(jù)以上操作后生成了上電靜態(tài)全局比特流static_full.bit和RM_n.bit及一個(gè)空白清除比特流Blank,bit.3、UC0S-II實(shí)時(shí)系統(tǒng)的移植及應(yīng)用程序的設(shè)計(jì)UcOS-II是實(shí)時(shí)的搶占式的嵌入式操作系統(tǒng)，由于源碼公開，大部分用C語言編寫(一小部分用匯編語言編寫)且系統(tǒng)小等優(yōu)點(diǎn)，很方便用在嵌入式系統(tǒng)的開發(fā)上。Ucos-II在PowerPC405上的移植，修改與處理器相關(guān)的代碼0S_CPU.H，0S_CPU_A.ASM,S_CPU_C.C。相應(yīng)的修改的函數(shù)為OSTaskStklnit()，OSStartHighRDY()，OSCtxSW()OSIntCtxSW()，OSTickISR()。如圖5所示為操作系統(tǒng)的整體設(shè)計(jì)流程圖，最后編譯生成可執(zhí)行文件executable,elf。如圖6所示為容錯(cuò)執(zhí)行流程圖。處理器在檢測到?jīng)Q策器的重配置標(biāo)志位后就對(duì)存放在CF卡中的部分比特流進(jìn)行讀取配置。具體步驟啟動(dòng)配置任務(wù)，總線宏使能，掃描或中斷讀取決策器的決策標(biāo)志位(標(biāo)志位為l，關(guān)閉總線宏使能，處理器從CF卡中讀相關(guān)比特流文件進(jìn)行配置)，使能總線宏，掛起當(dāng)前的配置任務(wù)，運(yùn)行其他任務(wù)線程。4、合并軟硬件比特流在以上步驟中根據(jù)設(shè)計(jì)產(chǎn)生的硬件上電全局靜態(tài)比特流文件static—full.bit和軟件可執(zhí)行文件executable,elf合并生成軟硬件合并的組合文件download,bit(或.ace文件).具體步驟如圖7所示，可用圖形化界面實(shí)現(xiàn)也可以在EDKshell中用命令來實(shí)現(xiàn)。生成download,bit文件命令data2mem_bmimplementation/system_stub_bd_btimplementation/static—full,bit_bdTestApp/executable.elftagppc405_0_obimplementation/download,bit生成system,ace文件的命令-jprog—targetppc_hw_hwimplementation/download,bit-elfTestApp/executable.elf—boarduser_configdevicedevicenr1idcode0xl27e093irlength14partnamexc2vp30一debugdevicedevicenr1cp皿r1_acesystem,ace以上的system.ace在FAT16的CF卡中被默認(rèn)直接上電加載。其中static_full.bit中只包括硬件流，download,bit包括硬件比特流和軟件比特流。5、設(shè)計(jì)確認(rèn)和下載測試將生成的system,ace文件和生成的部分比特流文件放在CF卡中，上電測試。實(shí)驗(yàn)表明所移植了ucos-II且基于FPGA的動(dòng)態(tài)可重構(gòu)技術(shù)方法設(shè)計(jì)的容錯(cuò)系統(tǒng)具有高效的容錯(cuò)特性，且具有較高的實(shí)時(shí)性。圖8為設(shè)計(jì)的系統(tǒng)架構(gòu)在FPGA芯片上的布局。權(quán)利要求一種硬件實(shí)時(shí)容錯(cuò)的動(dòng)態(tài)局部可重構(gòu)系統(tǒng)，包括硬件全局靜態(tài)區(qū)和兩個(gè)硬件動(dòng)態(tài)局部重配置區(qū)，其特征在于硬件全局靜態(tài)區(qū)包括處理器系統(tǒng)、時(shí)鐘管理模塊、實(shí)時(shí)檢錯(cuò)跟蹤硬件可重構(gòu)模塊的決策器、顯示控制模塊和顯示模塊；每個(gè)硬件動(dòng)態(tài)局部重配置區(qū)為具有配置相同功能的局部可重構(gòu)模塊；所述的處理器系統(tǒng)包括移植了實(shí)時(shí)操作系統(tǒng)的RSIC嵌入式中央處理器、存儲(chǔ)模塊，利用CoreConnect總線技術(shù)與RISC中央處理器相連的外部中斷控制模塊、內(nèi)部控制接口配置模塊、串口UART模塊和總線宏模塊；所述的RSIC嵌入式中央處理器是嵌入到FPGA上的硬核處理器，用于超時(shí)容錯(cuò)控制、外部存儲(chǔ)器CompactFlash上的重構(gòu)比特流任務(wù)的調(diào)度和管理；所述的存儲(chǔ)模塊用來存儲(chǔ)軟件的啟動(dòng)引導(dǎo)程序和可執(zhí)行二進(jìn)制文件；所述的外部中斷控制模塊和UART模塊是常用的IP核模塊，外部中斷控制模塊和UART模塊都作為RSIC嵌入式中央處理器的外設(shè)，外部中斷控制模塊用于觸發(fā)關(guān)鍵中斷IRQ或?yàn)閷?shí)時(shí)操作系統(tǒng)提供時(shí)間片，UART模塊用于輸入輸出終端的顯示；所述的內(nèi)部控制接口配置模塊用于從外部存儲(chǔ)器中讀取容錯(cuò)硬件比特流任務(wù)以及實(shí)現(xiàn)硬件比特流的配置；所述的總線宏模塊用于實(shí)現(xiàn)靜態(tài)區(qū)域和動(dòng)態(tài)區(qū)域之間的通信；所述的實(shí)時(shí)檢錯(cuò)跟蹤硬件可重構(gòu)模塊的決策器根據(jù)可重構(gòu)模塊內(nèi)的相關(guān)信號(hào)變量的檢測來做出局部重配置的決策并通知處理器是否進(jìn)行硬件容錯(cuò)，決策的方法為利用判斷通道可能的結(jié)果或超時(shí)進(jìn)行容錯(cuò)；所述的實(shí)時(shí)檢錯(cuò)跟蹤硬件可重構(gòu)模塊的決策器、內(nèi)部控制接口配置模塊和局部可重構(gòu)模塊是整個(gè)系統(tǒng)的核心模塊。全文摘要本發(fā)明涉及一種硬件實(shí)時(shí)容錯(cuò)的動(dòng)態(tài)局部可重構(gòu)系統(tǒng)?，F(xiàn)有的芯片冗余資源沒有得到充分利用，硬件資源利用率低、功耗大。本發(fā)明包括硬件全局靜態(tài)區(qū)和兩個(gè)硬件動(dòng)態(tài)局部重配置區(qū)，硬件全局靜態(tài)區(qū)包括處理器系統(tǒng)、時(shí)鐘管理模塊、實(shí)時(shí)檢錯(cuò)跟蹤硬件可重構(gòu)模塊的決策器、顯示控制模塊和顯示模塊；每個(gè)硬件動(dòng)態(tài)局部重配置區(qū)為具有配置相同功能的局部可重構(gòu)模塊。本發(fā)明實(shí)現(xiàn)可重構(gòu)區(qū)硬件的實(shí)時(shí)容錯(cuò)，具有實(shí)時(shí)性、易于產(chǎn)品的更新升級(jí)、適合惡劣環(huán)境下工作及延長系統(tǒng)的生命周期的作用。文檔編號(hào)G06F11/00GK101788931SQ20101010522公開日2010年7月28日申請日期2010年1月29日優(yōu)先權(quán)日2010年1月29日發(fā)明者張佳芳,戴國駿,薛剛剛,陳峰,高志剛申請人:杭州電子科技大學(xué)