專利名稱：用于解碼器的數(shù)據重排的制作方法
技術領域：
概括地說，本發(fā)明涉及接收器中的數(shù)據排列。更具體地，本發(fā)明涉及用于移動通信網絡的接收器中采用的turbo解碼器的數(shù)據重排。
背景技術：
在無線的無線電通信系統(tǒng)中，通信鏈路包括發(fā)送器、接收器和連接這兩者的傳播信道。傳播信道并非理想的，因為他引起對所發(fā)送的信號的干擾，這導致收到的數(shù)據被破壞，這影響了接收器的檢測和輸出正確數(shù)據位/符號(symbol)的性能。為此，在發(fā)送器和接收器中使用各種方法。其中之一是使用信道糾錯碼。將糾錯用作發(fā)送器的信道編碼，以及接收器的解碼。編碼的目的是以受控方式向所發(fā)送的數(shù)據添加冗余。通常，這表示，在η 位中發(fā)送m個信息位，由此生成m/n的碼率。增加的冗余可以是例如奇偶校驗信息。奇偶校驗位通知了在收到的數(shù)據中應該有多少是“1”的位。實踐中，信道編碼增加了信號空間中所發(fā)送的符號之間的距離。糾錯碼的一個實例是turbo碼，這需要在發(fā)送器和接收器中分別采用turbo編碼器和turbo解碼器。如圖IA所示，編碼器140利用兩個相同的卷積編碼器106和110，他們經由并行級聯(lián)而聯(lián)接在一起并通過交織器108分離。示例性方案中，圖IB中示出的turbo 解碼器150還包括兩個解碼器116和120，他們經由串行級聯(lián)而聯(lián)接在一起并通過交織器 118分離。第一解碼器116輸出所發(fā)送的位的軟判決，第二解碼器120生成硬判決130，即所發(fā)送的位。解碼器150還應用反饋環(huán)路112用于重復解碼過程，以提高硬判決130的可靠性。turbo解碼器150的缺陷是其高復雜性和高延遲，這包括由第一解碼器116、第二解碼器120生成的延遲以及輸入數(shù)據被饋送至解碼器150的方式。S卩，解碼器150要求數(shù)據被按照特定的順序饋送。這不是微不足道的操作，而且引起操作中的延遲。然而，對于許多應用來說，最小化延遲的操作是關鍵的，以提供足夠的數(shù)據吞吐量。為此，需要降低解碼過程所需的延遲的方案。

發(fā)明內容
本發(fā)明的目的在于提供一種用于解碼器的數(shù)據排列的方案。根據本發(fā)明的一個方面，提供了一種如權利要求1所述的方法。根據本發(fā)明的一個方面，提供了一種如權利要求13和25中所述的設備。根據本發(fā)明的一個方面，提供了一種如權利要求沈中所述的計算機程序產品。本發(fā)明的實施例在從屬權利要求中有所限定。


下文中，將參照實施例和附圖詳細描述本發(fā)明，其中圖IA呈現(xiàn)turbo編碼器；
圖IB呈現(xiàn)turbo解碼器；圖2示出根據一個實施例的用于重排數(shù)據的設備；圖3A示出根據一個實施例的格子圖；圖;3B呈現(xiàn)了根據一個實施例的臨時寄存器；圖4示出根據一個實施例的存儲器；圖5示出根據一個實施例用于重排數(shù)據的方法；以及圖6示出根據一個實施例用于重排數(shù)據的方法。
具體實施例方式以下實施例是示例性的。盡管說明書可能在文本的一些位置引用了 “一”、“一個” 或“一些”實施例，但是這未必表示每個引用都針對相同的一(多)個實施例，或者特定的特征僅適用于單個實施例。不同實施例的多個單個特征也可以被合并，以提供其他實施例。盡管基于第三代合作伙伴計劃(3GPP)的長期演進(LTE)或LTE-高級(LTE-A)描述了本發(fā)明，但是本發(fā)明也可適用于任意其他無線移動通信系統(tǒng)。例如，所述實施例可應用于UMTS或全球移動通信系統(tǒng)(GSM)。電信通信系統(tǒng)可具有向訂戶終端提供無線業(yè)務的固定架構。圖IA示出根據一個實施例的turbo編碼器140。如上所述，編碼器140包括聯(lián)接在一起但是被交織器108分開的兩個卷積編碼器106和110。交織器108用于對通常發(fā)生在脈沖中的差錯進行隨機化。在沒有交織器108的情況下，接收到的數(shù)據的某個部分可能遭受無法恢復的嚴重差錯。交織器108改變被發(fā)送的位的順序，從而盡管可能在脈沖中發(fā)生差錯，但是在接收器進行去交織之后，被破壞的位可能不是彼此相鄰而是分散在所接收的數(shù)據上，在這種情況下糾正差錯是可能的。圖IA的編碼器140輸出3個位塊沒有任何修改的數(shù)據子塊100、奇偶位(parity bits)的第一子塊102和奇偶位的第二子塊104。因此，圖IA的編碼器140的碼率是1/3。 從3個子塊形成的輸出可被稱為碼塊。碼塊可以是具有某個特定長度的字符串，其經過編碼并被發(fā)送給接收器。沒有任何修改的數(shù)據100也可被稱為碼塊的系統(tǒng)部分。編碼器106 和110可以是例如8狀態(tài)編碼器，每個都具有3個存儲器寄存器。這里沒有示出編碼器106 和110的詳細結構。由于如圖IA所示的編碼器140是有限狀態(tài)機，所以編碼器140的功能可通過格子圖示出。格子圖示出當存儲器寄存器包含某個開始點時可生成的所有可能狀態(tài)。格子圖的使用是經過證明的，因為并非所有的轉換都是可行的。例如，假設具有Ivk1和1 的3個存儲器寄存器的卷積編碼器在寄存器Ivk1和1 中分別包含位“1”、“1”和“0”(狀態(tài)“110”)。 以輸入位(寄存器1 的輸入中)為基礎，在下一輪編碼器的寄存器Ivk1和1 可轉換成狀態(tài)“011”或狀態(tài)“111”。其他狀態(tài)(例如“110”或“100”)是不可行的。解碼算法也利用這個思想如果接收的序列不適合格子圖中的某些路徑，則它被伴有誤差地接收。因此，應該選擇適合該圖的最近的正確路徑。在系統(tǒng)數(shù)據100全部被饋送至卷積編碼器106和110之后，可將每個編碼器的最后1位寄存器的最后內容向回反饋給編碼器的輸入端?？蓪εc編碼器長度(寄存器的數(shù)目)相等的多個時鐘周期重復該過程。這個過程被稱為格子終止，并得到編碼器寄存器中的全0模式。它還產生了被稱為尾部位的多個附加編碼器輸出。尾部位可按某些約定的順序(例如在剩余位之后)被附加至數(shù)據位100、102和104，并與剩余位一起發(fā)送。圖IB中所示的turbo解碼器150典型地還包括數(shù)據插入模塊或數(shù)據加載器114， 其為從混合自動重發(fā)請求(HARQ)接收數(shù)據120并按適當方式將數(shù)據重排到turbo核心存儲器的功能塊。數(shù)據120可包括數(shù)據的子塊100、奇偶位的第一子塊102和奇偶位的第二子塊104。也就是說，其可在對數(shù)據120進行重排之后，經由數(shù)據輸入線路122向turbo解碼器150饋送子塊100、102和104。根據LTE turbo解碼算法，在每個周期，turbo解碼器150應該接收與8個格子列， 即，在格子的“左手邊”的4列以及它們在格子的“右手邊”的“鏡像”，對應的數(shù)據。然而， 數(shù)據120從HARQ串行地到達；因此，對數(shù)據加載器114的第一要求是，按照能夠通過解碼算法被容易地使用的方式對數(shù)據進行重排。由于解碼器150的需求，數(shù)據加載器114不能簡單地將待解碼的數(shù)據120寫入到空的存儲器字并隨后以逐個存儲器槽為基礎將數(shù)據從存儲器讀出并饋送到解碼器150。根據一個實施例，需要數(shù)據加載器114的解碼器結構可能存在于需要對輸入數(shù)據進行解碼的任何設備中。例如，數(shù)據加載器114可能在基站中、演進節(jié)點B(eNB)中、無線電網絡控制器(RNC)中、用戶終端中、掌上計算機中、移動電話中。圖2中示出能夠將數(shù)據重排到解碼器的設備的非?；\統(tǒng)的架構的實例。圖2僅示出理解根據本發(fā)明的實施例的設備所需的元件和功能性實體。為了簡化的原因，省略了其他組件。元件和功能性實體的實現(xiàn)方式可能與圖2所示的不同。圖2中所示的連接是邏輯連接，而實際物理連接可能是不同的。本領域技術人員清楚，該設備還可包括其他功能和結構。用于對數(shù)據進行重排的圖2的設備(也可被稱為數(shù)據加載器)可包括處理器200。 處理器200可被實現(xiàn)為配備有嵌入在計算機可讀介質上的合適軟件、或配備有單獨的邏輯電路(例如專用集成電路(ASIC))的單獨數(shù)字信號處理器。處理器200可包括用于提供通信功能的接口，例如計算機端口。圖2的設備的功能可被有效地分成兩個部分，第一部分從HARQ接收數(shù)據并將它們寫入存儲器，并且第二部分在預定數(shù)目的時鐘周期的時間段之后同時讀取存儲器，并將數(shù)據饋送至設計的剩余部分。讓我們更深入地討論這些部分。該設備還可以進一步包括分別用于輸入和輸出數(shù)據201或211的接口 202和212。 根據一個實施例，從HARQ緩沖器接收數(shù)據201。因此，接口 202可以簡單地是用于提供通信功能的計算機端口。類似地，接口 212可以簡單地是用于提供通信功能的計算機端口。接口 212可將數(shù)據211饋送至設計的其余部分，例如解碼器。盡管圖2示出兩個接口 202和 212，但是該設備可以僅包括用于在處理器200的控制下執(zhí)行數(shù)據的輸入和輸出的一個接口。然而，為了簡明，讓我們假設存在兩個接口 202和212。根據一個實施例，接口 202在預定數(shù)目的時鐘周期上接收至少一個數(shù)據采樣201。 所述至少一個數(shù)據采樣201可包括以下內容的至少一個至少一個系統(tǒng)位和至少一個奇偶位。換句話說，至少一個數(shù)據采樣可包括系統(tǒng)數(shù)據的子塊、奇偶位的第一子塊和奇偶位的第二子塊。從現(xiàn)在開始，讓我們將數(shù)據的子塊稱為軟位。一個軟位可包括不同數(shù)目的位，例如 4位、5位或6位。也就是說，這種情況下，軟位的寬度(Sw)可以分別是4、5或6位。
可在每個時鐘周期接收軟位，包括例如系統(tǒng)軟位、第一奇偶軟位(parity softbit)和第二奇偶軟位。然而，如果需要，接口 202還可在每個時鐘周期接收其他信息。 為了描述的簡明，讓我們假設數(shù)據加載器在每個時鐘周期只接收上述3個軟位。3個軟位可對應于格子圖的一列。也就是說，圖2的設備可每個時鐘周期都接收與一個格子列對應的數(shù)據。根據一個實施例，接口 202在預定數(shù)目的時鐘周期上接收至少一個數(shù)據采樣。為了描述的簡明，讓我們假設預定量的時鐘周期為4。因此，數(shù)據加載器在4個時鐘周期的時間段內收到12個軟位，在4個時鐘周期的每個時鐘周期都接收3個軟位。換句話說，數(shù)據加載器從4個鄰近格子列收集系統(tǒng)軟位、第一奇偶軟位和第二奇偶軟位，因此得到3X4 = 12個軟位。根據一個實施例，數(shù)據加載器向臨時寄存器存儲在預定數(shù)目減1個時鐘周期上接收的至少一個數(shù)據采樣。也就是說，如果預定數(shù)目的時鐘周期為4，則向臨時寄存器存儲在 3個時鐘周期上接收的數(shù)據。假設，HARQ每周期提供3個軟位(系統(tǒng)軟位、第一奇偶和第二奇偶軟位)，則需要大小為3 ^ 3 ^ Sw = 9 ^ Sw的臨時緩沖器/寄存器。圖;3B中示出這個類型的寄存器204。圖2中也示出該寄存器。圖3A示出格子圖，其具有用參考標號301至332標記的32列。參看圖3A和!3B， 根據一個實施例，在第一時鐘周期，數(shù)據加載器從格子圖的第一列301接收至少一個數(shù)據采樣(例如3個軟位)，并將收到的3個軟位存儲到圖;3B的寄存器204中。從HARQ 350接收數(shù)據，并且去多路復用器352分出數(shù)據存儲在寄存器槽361至369中的哪個/些。在第一時鐘周期上，接收到的3個軟位可被存儲在例如寄存器槽361至363中。然而，數(shù)據還可存儲在其他寄存器槽中，例如367至369，或3個任意選擇的槽中。在下一時鐘周期，接收來自格子列302的3個軟位，并臨時存儲在寄存器槽364至366中。在第三時鐘周期期間，寄存器槽367至369可被來自第三格子列303的軟位占用。這樣，寄存器204將在3個時鐘周期期間收到的9個軟位組在一起。周期可以是例如連續(xù)的時鐘周期。圖2的數(shù)據加載器的處理器200在每預定數(shù)目的時鐘周期的最后時鐘周期將接收到的至少一個數(shù)據采樣寫到包括一個或多個存儲器槽的存儲器228，從而按地址的升序填充預定的一個或多個存儲器槽的多個第一部分，并且在預定的一個或多個存儲器槽就第一部分被填充之后，按地址的降序填充預定的一個或多個存儲器槽的多個第二部分，其中存儲器槽的一部分存儲在預定數(shù)目的時鐘周期接收的至少一個數(shù)據采樣。此外，一旦至少一個存儲器槽的第一部分和第二部分被寫入，處理器200還按地址的降序從預定的一個或多個存儲器槽讀取所寫入的數(shù)據采樣，其中讀取發(fā)生在沒有向存儲器2 寫入數(shù)據的時鐘周期內。圖4中示出存儲器228。存儲器2 可以是任意大小(任意數(shù)目的槽/字)。此外，存儲器2 可以是具有位寫入使能功能的任意類型的標準隨機存取存儲器(RAM)。根據一個實施例，存儲器只具有在輸入和/或輸出數(shù)據中對其進行訪問的一個端口。換句話說， 處理器200可經由單個端口訪問用于輸入和/或輸出數(shù)據的存儲器。根據一個實施例，存儲器228的一個實現(xiàn)方式是，將存儲器位寬度設置為
Sw，其中Sw是軟位的寬度。這樣的存儲器寬度允許在一個存儲器字中與8個格子列相關的軟位的存儲，假設每個格子列提供3個軟位(例如系統(tǒng)軟位、第一奇偶軟位和第二奇偶軟位)。換句話說，一個存儲器槽(包括第一部分A和第二部分B)具有3 * 8 * Sw位的寬度。存儲器2 包括一個或多個存儲器槽401至415，每個槽都具有2個部分，第一部分A和第二部分B。根據一個實施例，第一部分A是存儲器槽的最低有效的那一半，第二部分B是存儲器槽的最高有效的那一半。存儲器槽401至415的一部分可容納在預定數(shù)目的時鐘周期上接收的至少一個數(shù)據采樣。也就是說，例如，12個軟位。然而，如果需要，一部分甚至可存儲更多數(shù)據。用地址來標識存儲器槽401至415。圖4中，存儲器槽的地址增加，從而存儲器槽 401的地址低于存儲器槽402的地址，以此類推。因此，根據圖4的示例性存儲器，存儲器 228的最低地址屬于存儲器槽401，而最高地址屬于存儲器槽415。根據一個實施例，在預定數(shù)目的時鐘周期上接收的至少一個數(shù)據采樣對應于碼塊的一部分。碼塊可以是需要在解碼器處被解碼的一定數(shù)目的位/軟位?？苫诖a塊大小的信息來確定要寫入的預定的一個或多個存儲器槽?？蓮脑O計的軟件配置部分獲得碼塊大小 N的信息。使用N，處理器200可計算所需的存儲器槽和它們的地址，以及將從HARQ接收的與當前碼塊相關的軟位的總數(shù)。例如，碼塊大小N對應于32格子列(如圖3A的情況)，則為碼塊預留的預定的一個或多個存儲器槽包括4個存儲器槽，假設一個存儲器槽可占據與 8個格子列對應的軟位。因此，例如，可使用存儲器槽402至405來占據與碼塊對應的數(shù)據。 于是，存儲器槽412至415可用于與下一相鄰碼塊對應的數(shù)據。根據一個實施例，存儲器槽 401至411用于稍后將描述的其他目的。參看圖2和4，根據一個實施例，在寄存器204中存儲在預定數(shù)目的時鐘周期的3 個時鐘周期接收的9個軟位，并接收到在預定數(shù)目的周期的最后時鐘周期(第四時鐘周期) 的另外3個軟位(對應于圖3A的格子列304)之后，處理器200將存儲的/緩存的內容(9 個軟位)與新接收的軟位的三元組一起寫到存儲器228的存儲器槽402的第一部分A。也就是說，在預定數(shù)目的時鐘周期的最后時鐘周期(第四時鐘周期)，向存儲器槽402A總共寫入12個軟位。在下一次訪問存儲器之前，允許經過預定數(shù)目的時鐘周期，以允許與下4個格子列對應的另外12個軟位的接收(9個在寄存器204中新存儲的和3個在當前時鐘周期接收的)。對于第二個12個軟位的集合，對應的格子列是列305至308。因此，在進行中的預定數(shù)目的時鐘周期的最后時鐘周期，向存儲器槽403A寫入這12個軟位。根據一個實施例，處理器200增加特定存儲器槽的地址，直到寫操作的數(shù)目達到預定閾值T，其中，接收的軟位在每預定數(shù)目的時鐘周期的最后時鐘周期被寫到該特定存儲器槽中。預定閾值T可以是成列的格子圖的中點。也就是說，當向存儲器的第一部分寫入與格子列的一半對應的數(shù)據時，達到閾值T。格子列的一半可能是格子列的“左半”。圖3A 中，格子列的一半是用參考標號301至316標記的列1至16。參看圖4，當正在重排第一碼塊的數(shù)據時，閾值T對應于存儲器槽405。也就是說，當寫存儲器槽405時，停止存儲器地址的增加。對于與第二碼塊對應的數(shù)據，閾值T是存儲器槽415。換句話說，處理器200在增加數(shù)據在其中被寫入的地址時持續(xù)寫入，直到達到格子中點。處理器200可通過使用計數(shù)器206來增加地址。這樣，處理器200按地址的升序向存儲器2 持續(xù)寫入接收的軟位。根據一個實施例，在預定的一個或多個存儲器槽401至415就第一部分A被填充之后，按地址的降序填充預定的一個或多個存儲器槽401至415的第二部分B。也就是說， 從中點開始，把在預定數(shù)目的時鐘周期內收集的數(shù)據寫到存儲器槽/字401至415的第二部分B，同時減少用于寫入數(shù)據的地址。第一次為寫入而訪問特定存儲器槽的第二部分的時間，是寫入存儲器槽405的第一部分A并接收下一軟位集合時的時間。然后，處理器200 向存儲器槽405的第二部分B寫入接收的軟位。向存儲器槽405B寫入的數(shù)據對應于從格子中點開始的下4個格子列。參看圖3A，對應的格子列是列17至20(17 = 32/2+1且20 = 32/2+4)，用參考標號317至320標記。根據一個實施例，處理器200此時向計數(shù)器206通知需要倒計數(shù)。換句話說，在達到預定閾值T之后，處理器200減小寫入所接收的至少一個數(shù)據采樣的特定存儲器槽401 至415的地址，直到與當前碼塊對應的數(shù)據采樣被寫入。因此，在經過了下一預定數(shù)目的時鐘周期之后，處理器200訪問存儲器槽404B以便寫入。這樣，處理器200按地址的降序持續(xù)向存儲器2 寫入所接收的軟位。結果是實現(xiàn)了必要的重排，其中401至415的一個存儲器槽對應于存儲到存儲器槽402的部分A的從格子左手邊(例如列1至4)的4個鄰近格子列，以及對應于存儲到存儲器槽402的部分B的從格子右手邊(列四至32，假設格子具有32列)的它們的鏡像。 然而，如上所述，存儲器2 不是在每個時鐘周期都被訪問用來寫入，而是僅僅每個第4時鐘周期被訪問用語寫入。這留出了用于訪問存儲器以便讀取的時間，而無需在可發(fā)生讀取之前等待所有數(shù)據被接收和寫入。向存儲器槽401至415的第一部分A寫入的過程進行N/8個寫操作，其中N是格子圖中格子列的數(shù)目。這是因為在一個寫操作期間，向存儲器228的多個第一部分A寫入與4個格子列對應的4個軟位集合。在N/8個寫操作之后，在另一個N/8個寫操作期間，向存儲器228的多個第二部分B寫入與4個鏡像的格子列對應的另外4個軟位集合?？偠灾?，這意味著一個存儲器槽包含與8個格子列對應的數(shù)據。根據一個實施例，處理器200可經由控制線207簡單地控制向存儲器228的數(shù)據寫入。存儲器2 可經由存儲器接口 208來訪問，其實現(xiàn)用以訪問存儲器的“類FIFO”機制。存儲器接口 208可從寄存器204接收要寫入到存儲器228的數(shù)據，其操作相對于圖3 已經有所描述，并且可從接口 202接收數(shù)據。一旦至少一個存儲器槽的第一部分A和第二部分B被寫入，處理器200可讀取至少一個滿的存儲器槽。實踐中，要讀取的第一存儲器槽是存儲器槽405，因為它是其第一 A 和第二B部分被寫入的第一個存儲器槽。換句話說，從至少一個存儲器槽讀取所寫入的數(shù)據采樣開始于具有與預定閾值T對應的地址的存儲器槽。而且，可以在沒有完成與當前碼塊對應的數(shù)據的寫入時，開始讀取。這是可能的，因為寫僅僅占據為碼塊預留的總時鐘周期的一部分。換句話說，當數(shù)據沒有寫到存儲器2 時，讀取在時鐘周期內發(fā)生。假設僅僅每個第四周期向存儲器228寫入數(shù)據，則可在沒有數(shù)據被寫入的三個周期內讀取數(shù)據。也就是說，當為當前碼塊預留的預定的一個或多個存儲器槽401至405的至少一個第二部分B 為空時，數(shù)據被讀取。根據一個實施例，基于逐個存儲器槽讀取數(shù)據。讀取按降序發(fā)生。也就是說，在讀取存儲器槽405之后，接下來讀取存儲器槽404。 為此，處理器200減小要讀取的存儲器槽的地址，直到讀取了與當前碼塊對應的數(shù)據采樣。 處理器200可應用計數(shù)器216，用于執(zhí)行倒計數(shù)操作。
根據一個實施例，處理器200可經由控制線217簡單地控制從存儲器228的對數(shù)據的讀取。存儲器2 可經由存儲器接口 218來訪問，其實現(xiàn)訪問存儲器的“類FIFO”機制。當達到預定閾值T時，處理器200知道讀取可開始。例如，存儲器接口 208通知 401至415的至少一個存儲器槽具有寫有數(shù)據的兩個部分(第一部分和第二部分)?？山柚谔岢龅摹皹酥尽眮磉M行所述通知，該標志通知從現(xiàn)在開始在可進一步讀取和處理的存儲器228中存在完整的槽/字。如果在某時刻，所有完整的字都已經被讀取，但是還沒有接收或寫入數(shù)據的整個碼塊，則降低相關的標志，并且讀取將停止，直到401至415的存儲器槽的另外的第二部分 B被寫入，以致至少一個完整存儲器字在存儲器228中再次準備就緒。這樣，在從HARQ收到數(shù)據之后，從緩沖存儲器2 到解碼器的數(shù)據傳送可非?？斓赝瓿?，從而turbo解碼可開始，而沒有由于數(shù)據的讀取需要單獨步驟集合而引起的任何附加延遲。期望在從HARQ接收到最后的數(shù)據采樣之后僅幾個時鐘周期就開始turbo解碼。因為將數(shù)據重排到解碼器的需求(其要求中間緩存)，所以這在LTE中并非微不足道的任務。根據一個實施例，在從HARQ 收到與當前碼塊對應的所有數(shù)據時，從該時間點經過2或3個時鐘周期之后，可完成讀取。因此，在從至少一個存儲器槽讀取了數(shù)據采樣之后，接口 212將讀取的數(shù)據采樣 201從預定的一個或多個存儲器槽轉發(fā)至設備的其余部分，其可包括例如解碼器。在存儲軟位中不使用為每個碼塊預留的存儲器槽中具有最低地址的多個存儲器槽的第一半A。也就是說，圖4中，存儲器槽401和411的第一部分A保持未使用。然而， 預留存儲器槽401和411的第二部分B，用于存儲編碼器的尾部位。記得，可通過格子圖的形式示出編碼器，通過在所有信息位被編碼之后從編碼器寄存器提取尾部位來執(zhí)行格子終止。由于為尾部位預留的第二部分B和未使用的第一部分A，根據一個實施例，處理器200 向用于與當前碼塊對應的數(shù)據采樣的地址中具有第二最低地址(存儲器槽402或412)的存儲器槽的第一部分A，寫入在預定數(shù)目的時鐘周期最先收到的至少一個數(shù)據采樣。當接口 202收到與當前碼塊對應的至少一個尾部數(shù)據采樣時，處理器200向用于當前碼塊的地址中具有最低地址(存儲器槽401或411)的存儲器槽的第二部分B，寫入收到的至少一個尾部數(shù)據采樣。為此，相對于按地址的升序在數(shù)據的寫入期間執(zhí)行的N/8個寫操作，按地址的降序的寫操作將持續(xù)N/8+1個寫操作。此外，處理器200需要處理碼塊的連續(xù)性接收。具體地，在一個碼塊的接收之后， 處理器200應該立即能夠開始重排來自下一塊的數(shù)據。因此，當達到預定閾值T并且寫入按地址的降序開始時，處理器200記錄當前存儲器地址D。。根據一個實施例，在收到完整碼塊并且下一碼塊開始到來之后，處理器200開始從地址D。+l起填充存儲器，因為是從存儲器具有空的空間的地址開始的。因此，下一塊的接收和重排可繼續(xù)，不管是否完成了上一個碼塊的讀取。換句話說，處理器知曉當前碼塊大小/長度，從而一接收到完整塊，另一碼塊的寫入可從地址Dc+1 ( = Ν/8+2)開始。因此，根據一個實施例，一旦接口 202收到與新碼塊對應的至少一個數(shù)據采樣，處理器200就執(zhí)行對碼塊的寫入操作，從而寫入開始于具有與上一碼塊中預定閾值T對應的并增加1的地址的存儲器槽。此外，一旦存在要讀取的完整存儲器字/槽，對另一碼塊的讀取從地址2 (Ν/8+1)開始。
當寫入操作到達存儲器的最高緩沖存儲器地址(圖4中的存儲器槽415)時，其可返回至開始(存儲器槽401)并無縫地繼續(xù)該過程。這將僅在存儲器槽401的先前內容已經被讀取的情況下才發(fā)生。根據一個實施例，在具有最高地址的存儲器槽415已被寫入之后，處理器200通過從具有最低地址的存儲器槽401開始來重用存儲器228。圖2的設備可包括判決器。判決器220將寫和讀訪問信號收集在一起，并根據特定的存儲器供應商的需求將他們壓縮到單個存儲器接口中。判決器220對寫訪問給予優(yōu)先權。也就是說，在嘗試寫和讀訪問兩者的情況下，隨后將進行寫訪問。判決器220可經由控制線222向處理器200發(fā)送讀取和寫入操作的數(shù)目，以通知處理器200關于存儲器的狀態(tài)。這樣，處理器200跟蹤對于存儲器228的寫入和讀取訪問。 判決器220的使用并非強制性的，并且圖2的設備可能不包括判決器220。在這樣的情況下，處理器200自己獲得對存儲器228的寫入和讀取訪問的信息。如果不存在判決器220， 則處理器200允許寫操作在讀操作之上的優(yōu)先權。計數(shù)器206可用于執(zhí)行進行寫入操作所需的正計數(shù)或倒計數(shù)。換句話說，處理器 200采用具有并行加載能力的計數(shù)器206。根據一個實施例，計數(shù)器206可執(zhí)行如下操作在與當前碼塊對應的存儲器地址中的第二最低地址A處初始化計數(shù)器206 (因為具有最低地址D1的存儲器槽的第一部分A將不被使用)。圖:3B的模-4計數(shù)器3M通知何時軟位的所有4個三元組已被接收。也就是說，執(zhí)行了 3個存儲操作(3X3軟位)，并且收到第四個三元組。當圖:3B的模-4計數(shù)器3M指示存在要寫入存儲器228的數(shù)據時，處理器200 (或存儲器接口 208)布置寫入使能和位寫入使能信號，以實現(xiàn)第一部分A寫入操作，同時處理器 200命令計數(shù)器206正計數(shù)，以為下一地址做好準備。在計數(shù)器206的內容到達&+N/8 (預定閾值T)之后，處理器200將命令倒計數(shù)，同時處理器200(或存儲器接口 208)將布置位寫入使能信號，從而發(fā)生第二部分B寫入操作。在計數(shù)器206到達對應碼塊的最低地址D1 之后，處理器200將重新初始化計數(shù)器206為A+N/8+1，以為下一碼塊做準備。讀取操作可使用具有并行加載能力的倒計數(shù)器216。如先前說明的，可在 D2+N/8( = Ν/8+1)處初始化計數(shù)器216。通過“數(shù)據準備好”標志，向處理器200 (或存儲器接口 218)通知關于存儲器228中出現(xiàn)完整的槽/字。還通過“寫入訪問”標志向其通知是否在進行寫入操作。如果在執(zhí)行寫入訪問，則將不嘗試讀取，而是將等待下一空閑周期。假設“數(shù)據準備好”和“寫入訪問，，表明存在完整的字并且它們可被訪問，處理器200安排存儲器接口 218來執(zhí)行讀取操作。在計數(shù)器216提供的地址處進行讀取，隨后通過處理器200 指示計數(shù)器216來倒計數(shù)以為下一讀取操作做準備。如上所述，根據一個實施例，處理器200將對寫入操作和讀取操作的數(shù)目進行計數(shù)，并獲得碼塊大小的信息。基于該信息，處理器200可確定是否進行以下內容的至少一個存在要被讀取的滿的存儲器槽，存儲器為滿，以及存儲器為空?；诖_定結果，處理器 200執(zhí)行以下內容的至少一個如果有的話則控制對滿的存儲器槽的讀取，如果存儲器為滿則限制接收至少一個數(shù)據采樣，以及控制對空存儲器的通知。換句話說，如果存在要被讀取的滿的存儲器槽，則處理器200控制存儲器槽的讀取。例如，可提出“數(shù)據準備好”標志。此外，如果存儲器2 為滿并且加載器無法接受來自HARQ的更多數(shù)據采樣，則處理器可經由控制線203給出溢出指示。然而，如果存儲器228 完全為空(意為所有字都已被讀取并被進一步傳輸)，處理器200經由控制線205提出特定的“空”標志，這可內部地用于設計的其余部分(等同于由傳統(tǒng)FIFO類型存儲器提供的 FIFO空標志)。此外，當為了寫入而訪問存儲器228時，處理器200(借助于“寫入訪問”標志)傳輸信息，從而不會同時嘗試讀取訪問。處理器200還防止向其內容還沒有被讀取的存儲器槽寫入。處理器200可在這個情況下經由控制線203對HARQ提出“溢出”信號，從而HARQ停止發(fā)送軟位，直到有空的存儲器空間(至少一個槽被讀取)。處理器200還可執(zhí)行以下內容的至少一個如果存儲器 228正被寫入則限制讀取存儲器228，以及如果存儲器2 正被讀取則限制向存儲器2 寫入，以避免沖突。盡管圖2示出了 2個存儲器接口 208和218，但是如果處理器200直接訪問存儲器228，則可能不需要它們。盡管大部分描述引用了每個格子列有3個軟位并且每個存儲器槽能夠存儲8個格子列的內容的實例，但是如果HARQ例如逐個地而不是在三元組中提供軟位，則完全相同的實現(xiàn)原理將適用。這樣，圖3B的寄存器204將略有不同，并且每12個周期將訪問一次存儲器以便寫入(假設這個實例中存儲器槽的一部分也可存儲12個軟位)。圖5示出根據本發(fā)明一個實施例的重排數(shù)據的方法。該方法在步驟500開始。步驟502中，在預定數(shù)目的時鐘周期上接收至少一個數(shù)據采樣。步驟504包括在每個預定數(shù)目的時鐘周期的最后時鐘周期期間，向包括一個或多個存儲器槽的存儲器寫入接收的至少一個數(shù)據采樣，從而按地址的升序填充預定的一個或多個存儲器槽的多個第一部分，以及在所述預定的一個或多個存儲器槽就第一部分被填充之后，按地址的降序填充所述預定的一個或多個存儲器槽的第二部分，其中存儲器槽的一部分存儲在預定數(shù)目的時鐘周期接收的至少一個數(shù)據采樣。步驟506包括一旦至少一個存儲器槽的第一部分和第二部分被寫入，按降序從預定的一個或多個存儲器槽讀取寫入的數(shù)據采樣，其中所述讀取發(fā)生在沒有向存儲器寫入數(shù)據的時鐘周期期間。結果是，當例如在數(shù)據加載器接收與一個碼塊對應的數(shù)據所用的時間段上監(jiān)聽時，數(shù)據的寫入和讀取并行發(fā)生。步驟508中，從所述預定的一個或多個存儲器槽轉發(fā)所讀取的數(shù)據采樣。該方法在步驟510結束。圖6示出根據本發(fā)明一個實施例的重排數(shù)據的方法。該方法在步驟600開始。步驟602中，在預定數(shù)目的時鐘周期上接收至少一個數(shù)據采樣。步驟604包括在每個預定數(shù)目的時鐘周期的最后時鐘周期期間，控制向包括一個或多個存儲器槽的存儲器寫入所接收的至少一個數(shù)據采樣，從而按地址的升序填充預定的一個或多個存儲器槽的多個第一部分，以及在所述預定的一個或多個存儲器槽就第一部分被填充之后，按地址的降序填充所述預定的一個或多個存儲器槽的多個第二部分，其中存儲器槽的一部分存儲在預定數(shù)目的時鐘周期上接收的至少一個數(shù)據采樣。步驟606包括一旦至少一個存儲器槽的第一部分和第二部分被寫入，控制按降序從預定的一個或多個存儲器槽讀取所寫入的數(shù)據采樣，其中所述讀取發(fā)生在沒有向存儲器寫入數(shù)據的時鐘周期期間。步驟608中，從所述預定的一個或多個存儲器槽轉發(fā)所讀取的數(shù)據采樣。該方法在步驟610結束。本發(fā)明的實施例提供許多優(yōu)點。在數(shù)據被讀取的同時為當前碼塊預留的存儲器槽中關于第二部分仍然有至少一個空存儲器槽意義上的同時的寫入和讀取，節(jié)省了總體操作中的大量時鐘周期，而對于緩沖存儲器沒有施加任何特定需求(即不必是雙端口類型)。在實施例中，一個存儲器槽占據8個格子列，節(jié)省的時鐘周期等于N/8個時鐘周期，這是在寫入和讀取沒有如上所述并行工作而是順序工作的情況下所需的時間。此外，通過所提出的方案，在一個時鐘周期期間不存在同時讀取和寫入訪問嘗試。本方案的另一優(yōu)點在于，否則將不得不考慮向設計增加額外turbo核心的可能性，以實現(xiàn)LTE所需的吞吐量。這將明顯影響空間/成本和功耗。這里所述的技術和方法可通過各種手段實現(xiàn)。例如，這些技術可在硬件(一個或多個設備)、固件(一個或多個設備)、軟件(一個或多個模塊)、或其組合中實現(xiàn)。對于硬件實現(xiàn)，圖2的設備可實現(xiàn)于一個或多個專用集成電路(ASIC)、數(shù)字信號處理器(DSP)、數(shù)字信號處理設備(DSPD)、可編程邏輯設備(PLD)、場可編程門陣列(FPGA)、處理器、控制器、 微控制器、微處理器、被設計為執(zhí)行這里所述功能的其他電子單元、或其組合中。對于固件或軟件，可通過執(zhí)行這里所述功能的至少一個芯片集(例如過程、功能等)的模塊來實現(xiàn)。 軟件代碼可存儲于存儲器單元中并通過處理器執(zhí)行。存儲器單元可在處理器中或在處理器外部實現(xiàn)。在后者的情況下，它可經由本領域已知的各種手段通信地耦合至處理器。此外， 這里所述的系統(tǒng)的組件可通過附加組件重排和/或補充，以便于這里所述的各個方面等的實現(xiàn)，并且它們不限于給定附圖中闡述的精確配置，這是本領域技術人員可理解的。因此，根據一個實施例，用于執(zhí)行圖2至6的任務的設備包括接口部件，用于在預定數(shù)目的時鐘周期上接收至少一個數(shù)據采樣；處理部件，用于在每個預定數(shù)目的時鐘周期的最后時鐘周期期間向包括一個或多個存儲器槽的存儲器寫入所接收的至少一個數(shù)據采樣，從而按地址的升序填充預定的一個或多個存儲器槽的第一部分，以及在所述預定的一個或多個存儲器槽就第一部分被填充之后，按地址的降序填充所述預定的一個或多個存儲器槽的第二部分，其中存儲器槽的一部分存儲在預定數(shù)目的時鐘周期上接收的至少一個數(shù)據采樣；處理部件，用于一旦至少一個存儲器槽的第一部分和第二部分被寫入，按降序從預定的一個或多個存儲器槽讀取所寫入的數(shù)據采樣，其中所述讀取發(fā)生在沒有向存儲器寫入數(shù)據的時鐘周期期間；以及接口部件，用于從所述預定的一個或多個存儲器槽轉發(fā)所讀取的數(shù)據采樣。本發(fā)明的實施例可作為根據本發(fā)明實施例的圖2的設備中的計算機程序來實現(xiàn)。 計算機程序包括用于執(zhí)行計算機處理的指令，該計算機處理用于為解碼器提供更有效的數(shù)據排列的方案。處理器中實現(xiàn)的計算機程序可執(zhí)行但不限于圖2至6有關的任務。計算機程序可存儲于計算機或處理器可讀取的計算機程序分布介質上。計算機程序介質可以是例如但不限于，電、磁、光、紅外或半導體系統(tǒng)、設備或傳輸介質。計算機程序介質可包括以下介質的至少一個計算機可讀介質、程序存儲介質、記錄介質、計算機可讀存儲器、隨機存取存儲器、可擦除可編程只讀存儲器、計算機可讀軟件分布包、計算機可讀信號、計算機可讀電信信號、計算機可讀印刷物質、和計算機可讀壓縮軟件包。盡管根據附圖參照實例在上面描述了本發(fā)明，但應當明了，本發(fā)明不限于此，可在所附權利要求的范圍內以若干方式修改。此外，本領域技術人員應當理解，所述實施例可以，但不要求，以各種方式與其他實施例組合。
權利要求
1.一種方法，包括在預定數(shù)目的時鐘周期上接收至少一個數(shù)據采樣；在每預定數(shù)目的時鐘周期的最后時鐘周期期間，向包括一個或多個存儲器槽的存儲器寫入所接收的至少一個數(shù)據采樣，從而按地址的升序填充預定的一個或多個存儲器槽的第一部分，以及在所述預定的一個或多個存儲器槽就第一部分被填充之后，按地址的降序填充所述預定的一個或多個存儲器槽的第二部分，其中存儲器槽的一部分存儲在預定數(shù)目的時鐘周期上接收的所述至少一個數(shù)據采樣；一旦至少一個存儲器槽的第一部分和第二部分被寫入，按地址的降序從預定的一個或多個存儲器槽讀取所寫入的數(shù)據采樣，其中所述讀取發(fā)生在沒有向存儲器寫入數(shù)據的時鐘周期期間；以及從所述預定的一個或多個存儲器槽轉發(fā)所讀取的數(shù)據采樣。
2.如權利要求1所述的方法，進一步包括在預定數(shù)目的時鐘周期上接收至少一個數(shù)據采樣，其中所述至少一個數(shù)據采樣對應于碼塊的一部分。
3.如權利要求2所述的方法，進一步包括在每預定數(shù)目的時鐘周期的最后時鐘周期期間，向特定存儲器的第一部分寫入所接收的至少一個數(shù)據采樣；增加所述特定存儲器槽的地址，直到寫入操作的數(shù)目達到預定閾值，其中，在每預定數(shù)目的時鐘周期的最后時鐘周期期間所接收的至少一個數(shù)據采樣被寫入所述特定存儲器槽； 以及在達到預定閾值之后，減小所述特定存儲器槽的地址，直到與所述當前碼塊對應的數(shù)據采樣被寫入，其中，所接收的至少一個數(shù)據采樣在每預定數(shù)目的時鐘周期的最后時鐘周期期間被寫入到所述特定存儲器槽。
4.如權利要求2至3中任一項所述的方法，進一步包括在預定的一個或多個存儲器槽的至少一個第二部分為空時，以具有與預定閾值對應的地址的存儲器槽為起始從至少一個存儲器槽讀取所寫入的數(shù)據采樣；以及降低所讀取的存儲器槽的地址，直到與當前碼塊對應的數(shù)據采樣被讀取。
5.如權利要求2至4中任一項所述的方法，進一步包括接收與另一碼塊相關的至少一個數(shù)據采樣；以及執(zhí)行對所述碼塊的寫入和讀取操作，從而從具有與上一碼塊中預定閾值對應的并增加 1的地址的存儲器槽開始寫入。
6.如權利要求2至5中任一項所述的方法，進一步包括向用于與當前碼塊對應的數(shù)據采樣的地址中具有第二最低地址的存儲器槽的第一部分寫入最先接收的至少一個數(shù)據采樣；接收與當前碼塊對應的至少一個尾部數(shù)據采樣；以及向用于當前碼塊的地址中具有最低地址的存儲器槽的第二部分寫入所接收的至少一個尾部數(shù)據采樣。
7.如權利要求1至6中任一項所述的方法，其中所述至少一個數(shù)據采樣包括以下內容的至少一個至少一個系統(tǒng)位和至少一個奇偶位。
8.如權利要求1至7中任一項所述的方法，其中所述第一部分是存儲器槽的最低有效的那一半，以及第二部分是存儲器槽的最高有效的那一半。
9.如權利要求1至8中任一項所述的方法，進一步包括在臨時寄存器中存儲在預定數(shù)目減1的時鐘周期上接收的至少一個數(shù)據采樣。
10.如權利要求1至9中任一項所述的方法，進一步包括經由單個端口訪問存儲器以便輸入或輸出數(shù)據。
11.如權利要求1至10中任一項所述的方法，進一步包括在具有最高地址的存儲器槽被寫入之后，通過從具有最低地址的存儲器槽開始來重用存儲器。
12.如權利要求1至11中任一項所述的方法，進一步包括對寫入操作和讀取操作的數(shù)目進行計數(shù)；獲取碼塊大小的信息；確定是否發(fā)生以下內容的至少一個存在要讀取的滿存儲器槽，存儲器為滿，以及存儲器為空；以及執(zhí)行以下內容的至少一個如果有的話則控制對滿存儲器槽的讀取，如果存儲器為滿則限制接收所述至少一個數(shù)據采樣，以及控制對空存儲器的通知。
13.一種設備，包括接口，被配置為在預定數(shù)目的時鐘周期上接收至少一個數(shù)據采樣；所述設備進一步包括處理器，被配置為在每預定數(shù)目的時鐘周期的最后時鐘周期期間，向包括一個或多個存儲器槽的存儲器寫入所接收的至少一個數(shù)據采樣，從而按地址的升序填充預定的一個或多個存儲器槽的第一部分，以及在所述預定的一個或多個存儲器槽就第一部分被填充之后，按地址的降序填充所述預定的一個或多個存儲器槽的第二部分，其中存儲器槽的一部分存儲在預定數(shù)目的時鐘周期上接收的所述至少一個數(shù)據采樣；一旦至少一個存儲器槽的第一部分和第二部分被寫入，按地址的降序從預定的一個或多個存儲器槽讀取所寫入的數(shù)據采樣，其中所述讀取發(fā)生在沒有向存儲器寫入數(shù)據的時鐘周期期間，以及所述接口進一步被配置為從所述預定的一個或多個存儲器槽轉發(fā)所讀取的數(shù)據采樣。
14.如權利要求13所述的設備，其中，所述至少一個數(shù)據采樣對應于碼塊的一部分。
15.如權利要求14所述的設備，其中，所述處理器進一步被配置為在每預定數(shù)目的時鐘周期的最后時鐘周期期間，向特定存儲器槽的第一部分寫入所接收的至少一個數(shù)據采樣；增加所述特定存儲器槽的地址，直到寫入操作的數(shù)目達到預定閾值，其中，在每預定數(shù)目的時鐘周期的最后時鐘周期期間，所接收的至少一個數(shù)據采樣被寫入所述特定存儲器槽；以及在達到預定閾值之后，減小所述特定存儲器槽的地址，直到與當前碼塊對應的數(shù)據采樣被寫入，其中，所接收的至少一個數(shù)據采樣在每預定數(shù)目的時鐘周期的最后時鐘周期期間被寫入到所述特定存儲器槽。
16.如權利要求14至15中任一項所述的設備，其中所述處理器進一步被配置為當預定的一個或多個存儲器槽的至少一個第二部分為空時，以具有與預定閾值對應的地址的存儲器槽為起始從至少一個存儲器槽讀取所寫入的數(shù)據采樣；以及降低所讀取的存儲器槽的地址，直到與當前碼塊對應的數(shù)據采樣被讀取。
17.如權利要求14至16中任一項所述的設備，其中所述處理器進一步被配置為 接收與另一碼塊相關的至少一個數(shù)據采樣；以及執(zhí)行對所述碼塊的寫入和讀取操作，從而從具有與上一碼塊中預定閾值對應的并增加 1的地址的存儲器槽開始寫入。
18.如權利要求14至17中任一項所述的設備，其中所述處理器進一步被配置為 向用于與當前碼塊對應的數(shù)據采樣的地址中具有第二最低地址的存儲器槽的第一部分寫入最先接收的至少一個數(shù)據采樣；以及所述接口進一步被配置為接收與當前碼塊對應的至少一個尾部數(shù)據采樣；以及該處理器進一步被配置為 向用于當前碼塊的地址中具有最低地址的存儲器槽的第二部分寫入所接收的至少一個尾部數(shù)據采樣。
19.如權利要求13至18中任一項所述的設備，其中所述至少一個數(shù)據采樣包括以下內容的至少一個至少一個系統(tǒng)位和至少一個奇偶位。
20.如權利要求13至19中任一項所述的設備，其中所述第一部分是存儲器槽的最低有效的那一半，以及第二部分是存儲器槽的最高有效的那一半。
21.如權利要求13至20中任一項所述的設備，其中所述處理器進一步被配置為 向臨時寄存器存儲在預定數(shù)目減1的時鐘周期上接收的至少一個數(shù)據采樣。
22.如權利要求13至21中任一項所述的設備，其中所述處理器進一步被配置為 經由單個端口訪問存儲器以便輸入或輸出數(shù)據。
23.如權利要求13至22中任一項所述的設備，其中所述處理器進一步被配置為在具有最高地址的存儲器槽被寫入之后，通過從具有最低地址的存儲器槽開始來重用存儲器。
24.如權利要求13至23中任一項所述的設備，其中所述處理器進一步被配置為 對寫入操作和讀取操作的數(shù)目進行計數(shù)；獲取碼塊大小的信息；確定是否發(fā)生以下內容的至少一個存在要讀取的滿存儲器槽，存儲器為滿，以及存儲器為空；以及執(zhí)行以下內容的至少一個如果有則控制對滿存儲器槽的讀取，如果存儲器為滿則限制接收所述至少一個數(shù)據采樣，以及控制對空存儲器的通知。
25.一種設備，包括接口部件，用于在預定數(shù)目的時鐘周期上接收至少一個數(shù)據采樣； 處理部件，用于在每預定數(shù)目的時鐘周期的最后時鐘周期期間，向包括一個或多個存儲器槽的存儲器寫入所接收的至少一個數(shù)據采樣，從而按地址的升序填充預定的一個或多個存儲器槽的第一部分，以及在所述預定的一個或多個存儲器槽就第一部分被填充之后， 按地址的降序填充所述預定的一個或多個存儲器槽的第二部分，其中存儲器槽的一部分存儲在預定數(shù)目的時鐘周期上接收的所述至少一個數(shù)據采樣；處理部件，用于一旦至少一個存儲器槽的第一部分和第二部分被寫入，按地址的降序從預定的一個或多個存儲器槽讀取所寫入的數(shù)據采樣，其中所述讀取發(fā)生在沒有向存儲器寫入數(shù)據的時鐘周期期間；以及接口部件，用于從所述預定的一個或多個存儲器槽轉發(fā)所讀取的數(shù)據采樣。
26. 一種計算機程序產品，在計算機可讀的分布式介質上并包括程序代碼指令，當被加載到設備中時，執(zhí)行權利要求1至11中任一項所述的方法。
全文摘要
提供了一種用于對到接收器的解碼器的數(shù)據進行重排的方案。該方案包括接收數(shù)據，首先按地址的升序然后按地址的降序，分部分地向一個或多個存儲器槽寫入數(shù)據。該方案還包括按地址的降序讀取滿存儲器槽，并向解碼器轉發(fā)所讀取的數(shù)據。
文檔編號G06F12/02GK102414991SQ200980158889
公開日2012年4月11日 申請日期2009年4月24日 優(yōu)先權日2009年4月24日
發(fā)明者P·歐伊科諾馬科斯 申請人:諾基亞公司