專利名稱：存儲(chǔ)器控制裝置、存儲(chǔ)器系統(tǒng)、半導(dǎo)體集成電路和存儲(chǔ)器控制方法
技術(shù)領(lǐng)域：
本發(fā)明涉及在圖像處理系統(tǒng)中高效進(jìn)行數(shù)據(jù)傳送的存儲(chǔ)器控制裝置、存儲(chǔ)器系 統(tǒng)、半導(dǎo)體集成電路和存儲(chǔ)器控制方法。
背景技術(shù)：
一般來(lái)說(shuō)，在包含面向民用的圖像處理裝置的信息處理裝置中，為了存儲(chǔ)龐 大的數(shù)據(jù)，使用大容量且低成本的DRAM。尤其是，近年的圖像處理裝置，由于針對(duì) MPEG2或H.264等HD (High Definition)圖像處理的應(yīng)對(duì)、同時(shí)多信道處理、高像質(zhì)的3D 圖形處理等，不僅需要滿足存儲(chǔ)器容量，還需要具有較高數(shù)據(jù)傳送能力的DRAM。為了 實(shí)現(xiàn)較高的數(shù)據(jù)傳送能力，已知如下方法(1)提高總線的動(dòng)作頻率的方法，(2)擴(kuò)寬存 儲(chǔ)器的總線寬度的方法，(3)或者并用上述(1)、(2)方法的方法。另一方面，在對(duì)DRAM進(jìn)行存取時(shí)，需要事先指定要存取的存儲(chǔ)體行(bank row),來(lái)進(jìn)行激活處理。此外，在同一存儲(chǔ)體中，在變更所存取的行時(shí)，需要對(duì)暫時(shí)存 取了的行進(jìn)行預(yù)充電處理，并對(duì)新存取的行進(jìn)行激活處理。在這些激活處理期間、預(yù)充 電處理期間，不能對(duì)相應(yīng)的存儲(chǔ)體進(jìn)行存取，所以在同一存儲(chǔ)體內(nèi)，切換行時(shí)，發(fā)生不 可存取期間，數(shù)據(jù)總線上產(chǎn)生空閑。在此，為了彌補(bǔ)該缺點(diǎn)，在一般的DRAM存取控制 中，在向某個(gè)特定的存儲(chǔ)體傳送數(shù)據(jù)的數(shù)據(jù)傳送執(zhí)行中，通過(guò)執(zhí)行其他存儲(chǔ)體的激活處 理和預(yù)充電處理，隱蔽上述不可存取期間，進(jìn)行在與DRAM之間的數(shù)據(jù)總線上始終能夠 傳送數(shù)據(jù)的、存儲(chǔ)體交錯(cuò)存取(bank interleave)的控制。為了使得該存儲(chǔ)體交錯(cuò)存取有效 工作，需要加長(zhǎng)針對(duì)同一存儲(chǔ)體的連續(xù)數(shù)據(jù)傳送時(shí)間，并利用向該存儲(chǔ)體以外存儲(chǔ)體傳 送的數(shù)據(jù)傳送來(lái)對(duì)某個(gè)存儲(chǔ)體的上述不可存取期間進(jìn)行隱蔽。作為針對(duì)該不可存取期間引起的的傳送效率低下問(wèn)題的現(xiàn)有的解決方法，有專 利文獻(xiàn)1所記載的方法。在該方法中，根據(jù)計(jì)數(shù)器0、1的信號(hào)，以特定的定時(shí)(timing) 交替地分時(shí)存取存儲(chǔ)器A、B，由此利用其他存儲(chǔ)器的數(shù)據(jù)傳送時(shí)間來(lái)隱蔽在單一存儲(chǔ) 器中所產(chǎn)生的不可存取期間，由此實(shí)現(xiàn)總線的存取效率的提高。但是，在上述現(xiàn)有技術(shù) 中，由于即使使用多個(gè)存儲(chǔ)器，能夠同時(shí)存取的存儲(chǔ)器為1個(gè)，所以系統(tǒng)所能夠使用的 最大存儲(chǔ)器帶域被限定在1個(gè)存儲(chǔ)器所具有的存儲(chǔ)器帶域。圖IA是示出現(xiàn)有技術(shù)中的DRAM的種類、動(dòng)作頻率和突發(fā)脈沖(burst)長(zhǎng)度的 圖。該圖涉及 4 種 DRAM，艮口 SDR (Single Data Rate) SDRAM (Synchronous DRAM)、 DDR(Double Data Rate) SDRAM> DDR2SDRAM、DDR3 SDRAM (以下，簡(jiǎn)稱為 SDR、 DDR、DDR2、DDR3)。圖示了該4個(gè)DRAM各自的內(nèi)部總線動(dòng)作頻率和數(shù)據(jù)總線動(dòng)作 頻率。此外，數(shù)據(jù)總線具有32比特、64比特等多比特的總線寬度，但是在該圖中為了簡(jiǎn) 化說(shuō)明，只示出了與1比特對(duì)應(yīng)的部分。SDR包括存儲(chǔ)器核和輸入輸出(I/O)緩沖器。存儲(chǔ)器核對(duì)應(yīng)于1個(gè)存儲(chǔ)器單 元陣列，經(jīng)由輸入輸出緩沖器向數(shù)據(jù)總線輸入輸出由行地址和列地址指定的存儲(chǔ)器單元陣列的1比特的數(shù)據(jù)。SDR的內(nèi)部總線動(dòng)作頻率(133MHz)與外部數(shù)據(jù)總線動(dòng)作頻率 (133MHz)相同。DDR、DDR2、DDR3的各個(gè)存儲(chǔ)器核大致與SDR的存儲(chǔ)器核相同。內(nèi)部總線的動(dòng)作頻率的上限是根據(jù)存儲(chǔ)器核的動(dòng)作頻率的上限來(lái)決定的。艮口， 作為存儲(chǔ)器單元而使用的電容器能夠響應(yīng)的上限的頻率可以考慮為大致200MHz，存儲(chǔ)器 核的動(dòng)作頻率也不會(huì)超過(guò)大致200MHz。針對(duì)于此，對(duì)存儲(chǔ)器進(jìn)行存取的主機(jī)逐年高速 化。在DDR、DDR2、DDR3中，作為使得DRAM高速化的方法，在輸入輸出緩沖器和 存儲(chǔ)器核之間并行地輸入輸出多個(gè)比特的數(shù)據(jù)，在輸入輸出緩沖器和數(shù)據(jù)總線之間串行 地輸入輸出數(shù)據(jù)。DDR的輸入輸出緩沖器在與存儲(chǔ)器核之間以133MHz的動(dòng)作頻率并行地輸入輸 出2比特的數(shù)據(jù)，在與數(shù)據(jù)總線之間實(shí)質(zhì)上以2倍的頻率266MHz串行地輸入輸出數(shù)據(jù)。 DDR中的最小突發(fā)脈沖長(zhǎng)度(也稱作基本突發(fā)脈沖長(zhǎng)度)成為2。DDR2的輸入輸出緩沖器在與存儲(chǔ)器核之間以133MHz的動(dòng)作頻率并行地輸入輸 出4比特的數(shù)據(jù)，在與數(shù)據(jù)總線之間實(shí)質(zhì)上以4倍的頻率533MHz串行地輸入輸出數(shù)據(jù)。 DDR2中的最小突發(fā)脈沖長(zhǎng)度成為4。DDR3的輸入輸出緩沖器在與存儲(chǔ)器核之間以133MHz的動(dòng)作頻率并行地輸入 輸出8比特的數(shù)據(jù)，在與數(shù)據(jù)總線之間實(shí)質(zhì)上以8倍的頻率1066MHz串行地輸入輸出數(shù) 據(jù)。DDR3中的最小突發(fā)脈沖長(zhǎng)度成為8。但是在DDR3中，為了維持與DDR2之間的 兼容性，通過(guò)丟棄輸入輸出緩沖器中所保持的8比特中的后一半4比特，來(lái)得到支持突發(fā) 脈沖長(zhǎng)度4的功能(突發(fā)脈沖突變(bust chop)功能)。這樣，SDRAM為了解決內(nèi)部總線的動(dòng)作頻率的高速化困難的這一問(wèn)題，通過(guò)將 輸入輸出緩沖器進(jìn)行多比特化，實(shí)現(xiàn)外部數(shù)據(jù)總線的動(dòng)作頻率的高速化即存儲(chǔ)器區(qū)域的 擴(kuò)展。圖IB是假定了在一般的DRAM中使存儲(chǔ)體交錯(cuò)存取有效工作的情形的數(shù)據(jù)配置 的一例的圖。對(duì)在位于第一存儲(chǔ)體中的、以同一行地址連續(xù)的數(shù)據(jù)且基本突發(fā)脈沖長(zhǎng)度 (在SDRAM中為1，在DDR中為2，在DDR2中為4，在DDR3中為8等)X總線寬度 來(lái)表示的N字節(jié)的數(shù)據(jù)(以后稱作基本存取單位)后面、配置位于第二存儲(chǔ)體中的由上 述基本存取單位構(gòu)成的數(shù)據(jù)進(jìn)行。以后同樣對(duì)位于第M存儲(chǔ)體中的以同一行地址連續(xù)的 數(shù)據(jù)進(jìn)行配置。在通過(guò)這樣進(jìn)行存儲(chǔ)器存取的情況下，多個(gè)存儲(chǔ)體均勻出現(xiàn)，所以能夠 高效實(shí)施存儲(chǔ)體交錯(cuò)存取。在圖IB中，作為一例示出了存儲(chǔ)體數(shù)為2的情形。此外， 在一般的DRAM中，不能進(jìn)行小于等于上述基本的突發(fā)脈沖長(zhǎng)度的傳送(若請(qǐng)求一次存 取，則一定會(huì)發(fā)生基本突發(fā)脈沖長(zhǎng)度X總線寬度的數(shù)據(jù)的輸入輸出)，所以基本存取單 位和最小存取單位成為相同。圖2示出針對(duì)如圖IB那樣配置的數(shù)據(jù)串發(fā)生對(duì)不需要的數(shù)據(jù)的存取的情況的一 例。如圖2所示，在被請(qǐng)求存取的數(shù)據(jù)區(qū)域(后面稱作存取請(qǐng)求區(qū)域)被請(qǐng)求了基本存 取單位的中間的N字節(jié)的情況下，由于最小存取單位與基本存取單位相同，所以需要對(duì) 包含存取請(qǐng)求區(qū)域的所有的基本存取單位請(qǐng)求數(shù)據(jù)，結(jié)果需要進(jìn)行如圖2所示的2N字節(jié) (后面稱作存取必要區(qū)域)的存取。結(jié)果針對(duì)存取必要區(qū)域2N字節(jié)，存取請(qǐng)求區(qū)域只是 為N字節(jié)，所以作為其差值的N字節(jié)的量成為不需要的數(shù)據(jù)，數(shù)據(jù)傳送效率降低。
專利文獻(xiàn)1 日本特開(kāi)平9-190376號(hào)公報(bào)但是，在作為更高級(jí)別的圖像壓縮技術(shù)的MPEG4或H.264等中，相對(duì)于現(xiàn)有的 圖像壓縮技術(shù)，為了在確保更高的像質(zhì)的同時(shí)實(shí)現(xiàn)低比特率和高壓縮率，以4X4、8X8 那樣的小像素單位為解碼處理單位進(jìn)行解碼處理的情況變多。為了對(duì)這樣小的像素進(jìn)行 解碼處理，需要從存儲(chǔ)器取得更小的像素?cái)?shù)據(jù)，但是為了實(shí)現(xiàn)更高的數(shù)據(jù)傳送能力，假 設(shè)實(shí)施擴(kuò)展存儲(chǔ)器的總線寬度的方法，則一次取得的數(shù)據(jù)量變多，所以針對(duì)不需要的數(shù) 據(jù)的存取變多，數(shù)據(jù)傳送效率降低。此外，即使實(shí)施提高動(dòng)作頻率的方法，例如若從 DDR2的動(dòng)作頻帶提高到DDR3的動(dòng)作頻帶，則系統(tǒng)的最大頻帶提高的另一方面，1個(gè)指 令單位的最小突發(fā)脈沖長(zhǎng)度增加，1個(gè)存取中的最小數(shù)據(jù)量增加，結(jié)果針對(duì)不需要的數(shù)據(jù) 的存取增加，同樣數(shù)據(jù)傳送效率降低。但是，在通常的DRAM中，針對(duì)一次存取，雖然對(duì)一個(gè)存儲(chǔ)體進(jìn)行總線寬度X 基本突發(fā)脈沖長(zhǎng)度量的數(shù)據(jù)傳送，但在進(jìn)一步改良的DRAM中，將位于DRAM內(nèi)部的存 儲(chǔ)體分為多個(gè)組(例如組A、B)，在將與某個(gè)組(例如組A)之間的傳送進(jìn)行一半之后， 能夠插入向其不同的組(例如組B)的傳送，能夠?qū)崿F(xiàn)原來(lái)的一半的突發(fā)脈沖長(zhǎng)度的存 取。例如，在基本突發(fā)脈沖長(zhǎng)度為8、存儲(chǔ)體數(shù)為8的改良DRAM中，每4個(gè)存儲(chǔ)體分 為兩個(gè)組A、B，首先對(duì)組A的存儲(chǔ)體0進(jìn)行4個(gè)突發(fā)脈沖的數(shù)據(jù)傳送之后，能夠?qū)MB 的存儲(chǔ)體0(或1、2、3)進(jìn)行4個(gè)突發(fā)脈沖的數(shù)據(jù)傳送。之后，能夠進(jìn)行針對(duì)組A的存 儲(chǔ)體0(或1、2、3)的數(shù)據(jù)傳送等，能夠進(jìn)行比基本突發(fā)脈沖長(zhǎng)度短的傳送。但是，為 了有效應(yīng)用這樣的改良DRAM，在與現(xiàn)有技術(shù)同樣只考慮存儲(chǔ)體的控制中，數(shù)據(jù)傳送效 率幾乎得不到提高，或者在單純考慮組的控制中，也有針對(duì)同一組的傳送連續(xù)的情形， 數(shù)據(jù)傳送效率降低。

發(fā)明內(nèi)容
本發(fā)明解決上述現(xiàn)有技術(shù)的問(wèn)題，其目的在于提供一種使用了具有分成多個(gè)組 的存儲(chǔ)體的改良DRAM的實(shí)現(xiàn)數(shù)據(jù)傳送的高效化的存儲(chǔ)器控制裝置、存儲(chǔ)器系統(tǒng)、半導(dǎo) 體集成電路和存儲(chǔ)器控制方法。為了解決上述技術(shù)問(wèn)題，本發(fā)明的存儲(chǔ)器控制裝置，用于控制對(duì)存儲(chǔ)器的存 取，該存儲(chǔ)器具備包含多個(gè)存儲(chǔ)體的第一組、包含多個(gè)存儲(chǔ)體的第二組、N比特的預(yù)取 緩沖器，其中N為2以上的整數(shù)，該存儲(chǔ)器存儲(chǔ)圖像數(shù)據(jù)并按突發(fā)脈沖長(zhǎng)度N來(lái)被進(jìn)行 突發(fā)脈沖存取，上述存儲(chǔ)器控制裝置包括指令生成部，根據(jù)包含表示上述圖像數(shù)據(jù)中 的矩形區(qū)域的邏輯地址的存取請(qǐng)求，來(lái)生成包含物理地址的多個(gè)存取指令；以及指令發(fā) 出部，向上述存儲(chǔ)器發(fā)出由指令生成部生成的上述多個(gè)存取指令，上述指令生成部具有 組判斷部，該組判斷部根據(jù)與上述存取請(qǐng)求對(duì)應(yīng)的物理地址，判斷包含要存取的數(shù)據(jù)的 存儲(chǔ)體屬于哪個(gè)組，在要存取的數(shù)據(jù)跨屬于不同的組的兩個(gè)存儲(chǔ)體而連續(xù)時(shí)，生成包括 第一存取指令和第二存取指令的上述多個(gè)存取指令，上述第一存取指令是指示利用上述 預(yù)取緩沖器的一半來(lái)對(duì)屬于上述第一組的存儲(chǔ)體進(jìn)行存取的指令，上述第二存取指令是 指示利用上述預(yù)取緩沖器的剩下的一半而與上述第一存取指令共用上述預(yù)取緩沖器、來(lái) 對(duì)屬于上述第二組的存儲(chǔ)體進(jìn)行存取的指令。根據(jù)該結(jié)構(gòu)，通過(guò)使用改良了的存儲(chǔ)器，并使得原來(lái)的基本突發(fā)脈沖長(zhǎng)度的一
6半的突發(fā)脈沖長(zhǎng)度的存取成對(duì)，能夠提高數(shù)據(jù)傳送的效率，其中上述改良的存儲(chǔ)器具有 能夠在屬于不同組的兩個(gè)存儲(chǔ)體間共用的預(yù)取緩沖器。在此，上述存儲(chǔ)器控制裝置也可以與包含上述存儲(chǔ)器的多個(gè)存儲(chǔ)器連接，上述 指令生成部還具備存儲(chǔ)器判斷部，該存儲(chǔ)器判斷部根據(jù)與上述存取請(qǐng)求對(duì)應(yīng)的物理地址 來(lái)判斷要存取的數(shù)據(jù)屬于上述多個(gè)存儲(chǔ)器中的哪一個(gè)，在根據(jù)組判斷部的判斷和存儲(chǔ)器 判斷部的判斷，要存取的數(shù)據(jù)屬于1個(gè)存儲(chǔ)器且跨屬于不同的組的兩個(gè)存儲(chǔ)體而連續(xù) 時(shí)，上述指令生成部生成包括上述第一存取指令和上述第二存取指令的上述多個(gè)存取指 令。根據(jù)該結(jié)構(gòu)，能夠按照存儲(chǔ)器和組來(lái)分別存取來(lái)自主機(jī)的指令，能夠提高存取 效率。在此，也可以將上述圖像數(shù)據(jù)的行方向上連續(xù)的S個(gè)像素作為數(shù)據(jù)塊，各個(gè)數(shù) 據(jù)塊屬于與包含與相應(yīng)數(shù)據(jù)塊鄰接的數(shù)據(jù)塊的組不同的組，S為大于等于2的整數(shù)。根據(jù)該結(jié)構(gòu)，能夠生成與數(shù)據(jù)塊的邊界相同數(shù)量的對(duì)(第一和第二存取指令)。在此，上述數(shù)據(jù)塊也可以是以上述突發(fā)脈沖長(zhǎng)度N來(lái)被進(jìn)行突發(fā)脈沖存取的數(shù) 據(jù)的一半大小。根據(jù)該結(jié)構(gòu)，能夠排除非成對(duì)的存取指令，并只生成指令對(duì)(第一及第二存取 指令)，成為實(shí)質(zhì)上重復(fù)突發(fā)脈沖長(zhǎng)度N/2的存取，能夠提高數(shù)據(jù)傳送效率。在此，上述數(shù)據(jù)塊也可以是最小存取單位。根據(jù)該結(jié)構(gòu)，能夠排除非成對(duì)的存取指令，并只生成指令對(duì)(第一及第二存取 指令)，成為實(shí)質(zhì)上重復(fù)突發(fā)脈沖長(zhǎng)度N/2的存取，能夠提高數(shù)據(jù)傳送效率。在此，也可以是列方向上鄰接的M個(gè)上述數(shù)據(jù)塊屬于相同的組，屬于不同于包 含在列方向上與該M個(gè)數(shù)據(jù)塊鄰接的其他M個(gè)數(shù)據(jù)塊的組的組，M為2以上的整數(shù)。根據(jù)該結(jié)構(gòu)，尤其是在矩形區(qū)域的存取中，即使在從存取目的地所在的行向其 他行轉(zhuǎn)移時(shí)，也能增加可以在屬于不同組的兩個(gè)存儲(chǔ)體之間共用預(yù)取緩沖器的情形。在此，通過(guò)上述第二存取指令被存取的行也可以是從通過(guò)上述第一存取指令被 存取的行起列方向上第M行。在此，上述M也可以是2。根據(jù)該結(jié)構(gòu)，即使在為矩形區(qū)域的場(chǎng)讀取時(shí)，或者是幀讀取時(shí)，都能夠增加共 用預(yù)取緩沖器的情形。此外，本發(fā)明的存儲(chǔ)器系統(tǒng)具有存儲(chǔ)器和上述的存儲(chǔ)器控制裝置，該存儲(chǔ)器存 儲(chǔ)圖像數(shù)據(jù)、并按突發(fā)脈沖長(zhǎng)度N來(lái)被進(jìn)行突發(fā)脈沖存取，N為2以上的整數(shù)，上述存 儲(chǔ)器具備包含多個(gè)存儲(chǔ)體的第一組、包含多個(gè)存儲(chǔ)體的第二組、N比特的預(yù)取緩沖器， 上述預(yù)取緩沖器具有第一動(dòng)作模式和第二動(dòng)作模式，該第一動(dòng)作模式從一個(gè)存儲(chǔ)體預(yù)取 N比特的數(shù)據(jù)，該第二動(dòng)作模式從屬于不同的組的存儲(chǔ)體各預(yù)取N/2比特的數(shù)據(jù)。此外，本發(fā)明的存儲(chǔ)器控制方法，用于控制對(duì)存儲(chǔ)器的存取，該存儲(chǔ)器具備包 含多個(gè)存儲(chǔ)體的第一組、包含多個(gè)存儲(chǔ)體的第二組、N比特的預(yù)取緩沖器，其中N為2以 上的整數(shù)，該存儲(chǔ)器存儲(chǔ)圖像數(shù)據(jù)并按突發(fā)脈沖長(zhǎng)度N來(lái)被進(jìn)行突發(fā)脈沖存取，該存儲(chǔ) 器控制方法包括指令生成步驟，根據(jù)包含表示上述圖像數(shù)據(jù)中的矩形區(qū)域的邏輯地址 的存取請(qǐng)求，來(lái)生成包含物理地址的多個(gè)存取指令；以及指令發(fā)出步驟，向上述存儲(chǔ)器 發(fā)出由指令生成部生成的上述多個(gè)存取指令，在上述指令生成步驟中，根據(jù)與上述存取
7請(qǐng)求對(duì)應(yīng)的物理地址，判斷要存取的數(shù)據(jù)是否跨屬于不同的組的兩個(gè)存儲(chǔ)體而連續(xù)，并 根據(jù)判斷結(jié)果生成上述第一存取指令和上述第二存取指令，上述第一存取指令是指示利 用上述預(yù)取緩沖器的一半來(lái)對(duì)屬于上述第一組的存儲(chǔ)體進(jìn)行存取的指令，上述第二存取 指令是指示利用上述預(yù)取緩沖器的剩下的一半而與上述第一存取指令共用上述預(yù)取緩沖 器、來(lái)對(duì)屬于上述第二組的存儲(chǔ)體進(jìn)行存取的指令。根據(jù)上述的本發(fā)明的存儲(chǔ)器控制方法，具備指令生成部，接受來(lái)自主機(jī)的存 儲(chǔ)器存取請(qǐng)求，并生成針對(duì)存儲(chǔ)器的存取指令；組判斷部，在上述指令生成部，判斷由 位于存儲(chǔ)器內(nèi)的多個(gè)組構(gòu)成的存儲(chǔ)體屬于哪個(gè)組；指令發(fā)出部，將在上述指令生成部生 成的存儲(chǔ)器指令向存儲(chǔ)器發(fā)出；以及數(shù)控控制部，按照上述指令發(fā)出部發(fā)出的指令順序 進(jìn)行數(shù)據(jù)的傳送，并行進(jìn)行針對(duì)多個(gè)組的存取。根據(jù)該結(jié)構(gòu)，將必要的數(shù)據(jù)比較均等地配置到不同的組，在對(duì)小的像素?cái)?shù)據(jù)存 取時(shí)，利用原來(lái)的基本突發(fā)脈沖長(zhǎng)度的一半的存取來(lái)切換組，由此進(jìn)行數(shù)據(jù)傳送的高效 化。發(fā)明的效果在本發(fā)明的存儲(chǔ)器控制裝置和方法中，由于作為系統(tǒng)整體需要更高的頻帶而 使用具有更高的數(shù)據(jù)傳送能力的DRAM的情況下，使用存儲(chǔ)體被分為多個(gè)組的改良 DRAM,將必要的數(shù)據(jù)比較均等地配置到不同的組中，并切換組來(lái)進(jìn)行存取，由此能夠 以更少的數(shù)據(jù)傳送能力來(lái)實(shí)現(xiàn)進(jìn)行小的像素單位的處理的H.264等圖像處理技術(shù)。由此， 即使不使用進(jìn)一步更高性能的存儲(chǔ)器模塊，也能夠?qū)崿F(xiàn)數(shù)據(jù)傳送效率高的系統(tǒng)。本申請(qǐng)的技術(shù)背景信息將于2008年4月22日提出的申請(qǐng)?zhí)枮?008-111185的日本專利申請(qǐng)的說(shuō)明書(shū)、 附圖以及權(quán)利要求范圍中所公開(kāi)的所有內(nèi)容通過(guò)參考包含到本申請(qǐng)中。


圖IA是示出現(xiàn)有技術(shù)中的DRAM的種類、動(dòng)作頻率和突發(fā)脈沖長(zhǎng)度的圖。圖IB是示出在現(xiàn)有技術(shù)中的DRAM中適用于存儲(chǔ)體交錯(cuò)存取并示出數(shù)據(jù)配置的 圖。圖2是示出在圖IB的數(shù)據(jù)配置中發(fā)生對(duì)不需要的數(shù)據(jù)的存取的一例的圖。圖3A是示出本發(fā)明的實(shí)施方式1中的存儲(chǔ)器中所包含的改良DRAM的構(gòu)成例的 框圖。圖3B是示出本發(fā)明的實(shí)施方式1的存儲(chǔ)器數(shù)據(jù)配置例的圖。圖4示出在上述圖3B的數(shù)據(jù)配置中發(fā)生了與上述圖2相同的存取請(qǐng)求時(shí)的存取 必要區(qū)域。圖5A是示出本發(fā)明的實(shí)施方式1中的存儲(chǔ)器控制裝置的結(jié)構(gòu)的框圖。圖5B是示出本發(fā)明的實(shí)施方式1的存儲(chǔ)器存取控制方法的流程圖。圖6是示出現(xiàn)有技術(shù)中的存儲(chǔ)器控制方法中的時(shí)序圖例的圖。圖7是示出本發(fā)明的實(shí)施方式1的存儲(chǔ)器控制方法中的時(shí)序圖例的圖。圖8是示出本發(fā)明的實(shí)施方式1的存儲(chǔ)器控制方法中的幀緩沖器結(jié)構(gòu)的圖。圖9是示出本發(fā)明的實(shí)施方式1的存儲(chǔ)器控制方法中的圖像存取方法的圖。
圖10是示出本發(fā)明的實(shí)施方式1的存儲(chǔ)器控制方法中的幀緩沖器結(jié)構(gòu)例的圖。圖11是示出本發(fā)明的實(shí)施方式1的存儲(chǔ)器控制方法中的圖像存取方法的圖。圖12是示出本發(fā)明的實(shí)施方式1的存儲(chǔ)器控制方法中的圖像存取方法的圖。圖13是示出本發(fā)明的實(shí)施方式2的存儲(chǔ)器控制裝置的結(jié)構(gòu)的框圖。圖14是示出本發(fā)明的實(shí)施方式2的存儲(chǔ)器控制方法的流程圖。圖15是示出本發(fā)明的實(shí)施方式2的幀緩沖器結(jié)構(gòu)例的圖。圖16是示出本發(fā)明的實(shí)施方式2的圖像存取時(shí)的時(shí)序圖例的圖。圖17是示出用于應(yīng)用本發(fā)明的系統(tǒng)結(jié)構(gòu)例的圖。圖18是示出搭載了本發(fā)明的系統(tǒng)LSI以及設(shè)置系統(tǒng)(setsystem)的應(yīng)用例的圖。

101存儲(chǔ)器控制裝置102指令生成部103設(shè)備判斷部104組判斷部105指令發(fā)出部106數(shù)據(jù)控制部107 主機(jī)108地址變換部20IDRAM202預(yù)取緩沖器203P-S 變換部
具體實(shí)施例方式下面，參照附圖來(lái)說(shuō)明本發(fā)明的實(shí)施方式。(實(shí)施方式1)實(shí)施方式1的存儲(chǔ)器控制裝置對(duì)存儲(chǔ)器的存取進(jìn)行控制，該存儲(chǔ)器包括包含 多個(gè)存儲(chǔ)體的第一組；包含多個(gè)存儲(chǔ)體的第二組；N比特預(yù)取緩沖器，N為2以上的整 數(shù)。該存儲(chǔ)器存儲(chǔ)圖像數(shù)據(jù)并按突發(fā)脈沖長(zhǎng)度N被進(jìn)行突發(fā)脈沖存取。首先，說(shuō)明存儲(chǔ)器控制裝置所存取的存儲(chǔ)器的結(jié)構(gòu)例。圖3A是示出本發(fā)明的實(shí)施方式1的存儲(chǔ)器控制裝置所存取的存儲(chǔ)器中包含的 DRAM的結(jié)構(gòu)例的框圖。此外，數(shù)據(jù)總線具有32比特、64比特等多比特的總線寬度， 但是在該圖中為了簡(jiǎn)化說(shuō)明，只示出了對(duì)應(yīng)于1比特的部分。例如，在存儲(chǔ)器的數(shù)據(jù)總 線為32比特的情況下，存儲(chǔ)器只要是將該圖的DRAM并列32個(gè)的結(jié)構(gòu)就可以。該圖的DRAM201包括包括4個(gè)存儲(chǔ)體AO A3的第一組A ；包括4個(gè)存儲(chǔ) 體BO B3的第二組B; N(該圖中N為8)比特的預(yù)取緩沖器202;以及并行串行變換部 (以下P-S變換部)203，是對(duì)DDR3進(jìn)行了改良的DRAM201 (以下稱作改良DRAM)。存儲(chǔ)器AO A3、BO B3分別相當(dāng)于1個(gè)存儲(chǔ)器單元陣列，對(duì)預(yù)取緩沖器202 輸入輸出由行地址和列地址指定的存儲(chǔ)器單元陣列的1比特的數(shù)據(jù)。各存儲(chǔ)體的動(dòng)作頻率為133MHz就可以。預(yù)取緩沖器202具有包含第一動(dòng)作模式和第二動(dòng)作模式的至少兩個(gè)動(dòng)作模式。如圖中的虛線箭頭和括號(hào)所示，第一動(dòng)作模式是與DDR3同樣的通常的存取 模式。即，在第一動(dòng)作模式中，預(yù)取緩沖器202在與由地址指定的1個(gè)存儲(chǔ)體之間以 133MHz的動(dòng)作頻率并行地輸入輸出8比特的數(shù)據(jù)，并經(jīng)由P-S變換部203在與數(shù)據(jù)總線 之間以8倍的頻率1066MHz串行地輸入輸出數(shù)據(jù)。如圖中的實(shí)線箭頭和括號(hào)所示，第二動(dòng)作模式是由屬于第一組的1個(gè)存儲(chǔ)體和 屬于第二組的1個(gè)存儲(chǔ)體各共用一半的預(yù)取緩沖器202的模式。S卩，在第二動(dòng)作模式中， 預(yù)取緩沖器202在第一組內(nèi)的1個(gè)存儲(chǔ)體和預(yù)取緩沖器202的一半(例如高位4比特)之 間以133MHz的動(dòng)作頻率并行地輸入輸出數(shù)據(jù)，同時(shí)，在第二組內(nèi)的1個(gè)存儲(chǔ)體和預(yù)取緩 沖器202的剩下一半(例如低位4比特)之間以133MHz的動(dòng)作頻率并行地輸入輸出數(shù) 據(jù)。此外，在第二動(dòng)作模式中，預(yù)取緩沖器202經(jīng)由P-S變換部203在與數(shù)據(jù)總線之間 以8倍的頻率1066MHz串行地輸入輸出8比特的數(shù)據(jù)。改良DRAM是按第一動(dòng)作模式動(dòng)作還是按第二動(dòng)作模式動(dòng)作，是通過(guò)從主機(jī)經(jīng) 由存儲(chǔ)器存取控制裝置而對(duì)改良DRAM賦予的存取指令(下面稱作存儲(chǔ)器指令)來(lái)決定 的。根據(jù)1個(gè)存儲(chǔ)器指令來(lái)執(zhí)行第一動(dòng)作模式。根據(jù)成對(duì)的兩個(gè)存儲(chǔ)器指令(下面稱作第一存儲(chǔ)器指令和第二存儲(chǔ)器指令)來(lái)執(zhí) 行第二動(dòng)作模式。第一存儲(chǔ)器指令是指示利用上述預(yù)取緩沖器的一半來(lái)對(duì)屬于上述第一組中的存 儲(chǔ)體進(jìn)行存取的指令。第二存儲(chǔ)器指令是指示利用上述預(yù)取緩沖器剩下的一半而與上述第一存儲(chǔ)器指 令共用上述預(yù)取緩沖器、來(lái)對(duì)屬于第二組的存儲(chǔ)體進(jìn)行存取的指令。這樣，改良DRAM通過(guò)支持第二動(dòng)作模式，使得兩個(gè)存儲(chǔ)器指令共用預(yù)取緩沖 器202，該兩個(gè)存儲(chǔ)器指令指示以基本突發(fā)脈沖長(zhǎng)度N(在此，N = 8)的一半的突發(fā)脈 沖長(zhǎng)度N/2(在此為4)進(jìn)行存取。其結(jié)果，與以基本突發(fā)脈沖長(zhǎng)度N進(jìn)行存取的第一動(dòng) 作模式相比，在第二動(dòng)作模式中，削減無(wú)用的數(shù)據(jù)，能夠提高數(shù)據(jù)總線的使用效率。此 外，存儲(chǔ)器內(nèi)的組的數(shù)量可以是2個(gè)，也可以是3個(gè)，只要是排他性地包含存儲(chǔ)體的組就 可以是多個(gè)。此外，組內(nèi)的存儲(chǔ)體數(shù)量可以是1個(gè)以上。圖3B是示出假設(shè)了在上述改良DRAM中特別以由兩個(gè)組構(gòu)成的DRAM為一例 使得存儲(chǔ)體交錯(cuò)存取有效的情形的、數(shù)據(jù)配置的一例的圖。如下交替配置了數(shù)據(jù)在位 于第1組中的、以同一行地址連續(xù)的數(shù)據(jù)且以基本突發(fā)脈沖長(zhǎng)度X總線寬度/2表示的 N/2字節(jié)的數(shù)據(jù)后面，接續(xù)位于第二組中的、以同一行地址連續(xù)的數(shù)據(jù)且以基本突發(fā)脈 沖長(zhǎng)度X總線寬度/2表示的N/2字節(jié)的數(shù)據(jù)。在上述改良DRAM中，由于若組不同則 能夠以比基本存取單位短的傳送來(lái)覆蓋別的組的傳送，例如，若組數(shù)為2，并能夠以1/2 中斷基本存取單位，則最小存取單位成為基本存取單位/2。此外，在此設(shè)組數(shù)為2，但是以2以上的組數(shù)來(lái)構(gòu)成也可以。圖4示出在上述圖3B的數(shù)據(jù)配置中發(fā)生了與上述圖2相同的存取請(qǐng)求時(shí)的存取 必要區(qū)域。由于最小存取單位是基本存取單位/2，所以可知存取請(qǐng)求區(qū)域和存取必要區(qū) 域成為相同，不會(huì)產(chǎn)生不需要的數(shù)據(jù)存取。
圖5A是示出本發(fā)明的實(shí)施方式1的存儲(chǔ)器控制裝置的結(jié)構(gòu)的框圖。該圖的存 儲(chǔ)器控制裝置101包括指令生成部102、設(shè)備判斷部103、數(shù)據(jù)控制部106。指令生成部 102具備地址變換部108和組判斷部104。在圖5A中，主機(jī)107對(duì)存儲(chǔ)器控制裝置101發(fā)出對(duì)存儲(chǔ)器進(jìn)行存取的指令(下 面成為主機(jī)指令)，指令生成部102接受由上述主機(jī)107發(fā)出的主機(jī)指令，生成對(duì)存儲(chǔ)器 發(fā)出的指令(下面稱作存儲(chǔ)器指令)，并向指令發(fā)出部105傳送存儲(chǔ)器指令。在位于上述 指令生成部102中的組判斷部104中，判斷根據(jù)上述主機(jī)107的主機(jī)指令所生成的存儲(chǔ)器 指令是否是針對(duì)位于存儲(chǔ)器中的多個(gè)組中的某個(gè)組的存取。若上述主機(jī)指令為針對(duì)同一 單位區(qū)域的存儲(chǔ)，則包含對(duì)同一存儲(chǔ)器的存取且對(duì)多個(gè)組(例如組A和組B)的存取。在 包括上述組判斷部104的指令生成部102所生成的存儲(chǔ)器指令，被按組劃分后傳送給上述 指令發(fā)出部105。上述指令發(fā)出部105針對(duì)由上述指令生成部102所生成的存儲(chǔ)器指令， 控制針對(duì)存儲(chǔ)器的ACTIVATE (激活)、READ(讀)、WRITE(寫(xiě))、PRECHARGE (預(yù) 取)等指令發(fā)出控制以及基于存儲(chǔ)器的AC規(guī)格等的存儲(chǔ)器指令發(fā)出定時(shí)。在數(shù)據(jù)控制部 106中，接受從上述指令發(fā)出部105向存儲(chǔ)器0發(fā)出的存儲(chǔ)器指令的指令發(fā)出順序信息， 在針對(duì)存儲(chǔ)器的寫(xiě)入存取時(shí)，從主機(jī)107接受數(shù)據(jù)，并按照指令發(fā)出順序信息傳送到存 儲(chǔ)器0，在從存儲(chǔ)器讀取的讀取存取時(shí)，接受來(lái)自存儲(chǔ)器0的數(shù)據(jù)，并按照指令發(fā)出順序 信息向主機(jī)107傳送數(shù)據(jù)。圖5B是示出本發(fā)明的存儲(chǔ)器控制裝置中的存儲(chǔ)器存取控制方法的流程圖。對(duì)主 機(jī)指令包含表示圖像數(shù)據(jù)中的矩形區(qū)域的邏輯地址的情況進(jìn)行說(shuō)明。存儲(chǔ)器存取控制方法大體分為兩個(gè)動(dòng)作。第一為，指令生成部102根據(jù)包含表 示圖像數(shù)據(jù)中的矩形區(qū)域的邏輯地址的存取請(qǐng)求(主機(jī)指令)來(lái)生成包含物理地址的多個(gè) 存取指令(存儲(chǔ)器指令)(步驟51 58)。第二為，指令發(fā)出部105和數(shù)據(jù)控制部106將 由指令生成部102生成的多個(gè)存儲(chǔ)器指令發(fā)給存儲(chǔ)器，傳送被存取的數(shù)據(jù)(步驟57 步 驟 60)。更具體而言，地址變換部108在內(nèi)部保持邏輯地址和物理地址的對(duì)應(yīng)表或變換 規(guī)則，若接受到上述的包含邏輯地址的主機(jī)指令，則將表示矩形的邏輯地址變換為多個(gè) 物理地址(步驟51)。例如，在邏輯地址表示與圖9的“必要的數(shù)據(jù)”對(duì)應(yīng)的矩形區(qū)域的情況下，地 址變換部108變換為4套(set)物理地址。S卩，第一套成為指向數(shù)據(jù)塊0、8、4中的施 加了陰影線的部分的物理地址。第二套成為指向數(shù)據(jù)塊1、9、5中的施加了陰影線的部 分的物理地址。第三套成為指向數(shù)據(jù)塊2、10、0中的施加了陰影線的部分的物理地址。 第四套成為指向數(shù)據(jù)塊3、11、7中的施加了陰影線的部分的物理地址。組判斷部104判斷與被變換的物理地址的套對(duì)應(yīng)的存儲(chǔ)體屬于哪個(gè)組(步驟 52)。并且，在物理地址的套所表示的要存取的數(shù)據(jù)跨屬于不同的組的兩個(gè)存儲(chǔ)體而連 續(xù)的情況下，指令生成部102生成第一存取指令和第二存取指令的對(duì)(步驟53、54)，否 則，生成非成對(duì)的1個(gè)存儲(chǔ)器指令(步驟53、55)。在此，第一存取指令和第二存取指令 的對(duì)如前面所說(shuō)明，各共用一半的預(yù)取緩沖器202。在未處理的物理地址的套剩下的情況下，指令生成部102返回步驟53，在未處 理的物理地址的套沒(méi)有剩下的情況下，進(jìn)入步驟57 (步驟56)。
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指令發(fā)出部105對(duì)應(yīng)于由指令生成部102所生成的各存儲(chǔ)器指令，來(lái)對(duì)針對(duì)存儲(chǔ) 器的各個(gè)指令(ACTIVATE、READ、WRITE、PRECHARGE等)的發(fā)出控制和發(fā)出定時(shí)
進(jìn)行控制。在數(shù)據(jù)控制部106中，從指令發(fā)出部105接受存儲(chǔ)器指令的指令發(fā)出順序信 息，在為針對(duì)存儲(chǔ)器的寫(xiě)入存取時(shí)，從主機(jī)107接受數(shù)據(jù)，并按照指令發(fā)出順序信息向 存儲(chǔ)器0傳送數(shù)據(jù)，在對(duì)存儲(chǔ)器讀取存取時(shí)，從存儲(chǔ)器0接受數(shù)據(jù)，并按照指令發(fā)出順序 信息向主機(jī)107傳送數(shù)據(jù)。圖6作為比較例，是現(xiàn)有技術(shù)中所示的圖2中的讀取存取請(qǐng)求時(shí)的、存儲(chǔ)器總線 上的時(shí)序圖例。在此，將所存取的DRAM設(shè)為具有32比特的總線寬度的DDR2，以基 本突發(fā)脈沖長(zhǎng)度為4的情況為例進(jìn)行說(shuō)明。如圖2所示，在從基本存取單位的中間被請(qǐng) 求N比特的情況下，為了讀取第二存儲(chǔ)體的基本存取單位，在t7發(fā)出ReadO。接著，為 了讀取第一存儲(chǔ)體的基本存取單位，在t9發(fā)出Readl。數(shù)據(jù)取得如下進(jìn)行在tlO和til 的定時(shí)，取得第二存儲(chǔ)體的基本存取單位的讀取數(shù)據(jù)，在tl2和tl3的定時(shí)，取得第一存 儲(chǔ)體的基本存取單位的讀取數(shù)據(jù)。但是，由于位于存取請(qǐng)求區(qū)域的數(shù)據(jù)只是til和tl2的 定時(shí)的數(shù)據(jù)，所以針對(duì)主機(jī)的輸出數(shù)據(jù)為輸出til和tl2的定時(shí)的數(shù)據(jù)就足夠。結(jié)果，在 利用從tlO到tl3取得的讀取數(shù)據(jù)中有效的數(shù)據(jù)只在til和tl2，傳送效率為50%。圖7是發(fā)生圖4中的讀取存取請(qǐng)求時(shí)的、存儲(chǔ)器總線上的時(shí)序圖例。在此，與 圖6同樣，以將所存取的DRAM設(shè)為具有32比特的總線寬度的DDR2，以基本突發(fā)脈沖 長(zhǎng)度為4的情況為例進(jìn)行說(shuō)明。如圖4所示，在從基本存取單位的中間被請(qǐng)求N比特的 情況下，為了讀取第二組的基本存取單位，在t7發(fā)出ReadO。接著，在上述改良DRAM 中，若組不同，則能夠通過(guò)比基本存取單位短的傳送來(lái)覆蓋別的組的傳送，所以為了讀 取第一組的基本存取單位，在t8發(fā)出Readl。數(shù)據(jù)取得如下進(jìn)行在tlO的定時(shí)，取得 第二存儲(chǔ)體的基本存取單位的讀取數(shù)據(jù)，在til的定時(shí)，取得第一存儲(chǔ)體的基本存取單位 的讀取數(shù)據(jù)。由于存取請(qǐng)求區(qū)域和存取必要區(qū)域?yàn)橥粋€(gè)，所以針對(duì)主機(jī)的輸出數(shù)據(jù)直 接輸出tlO和til的定時(shí)的數(shù)據(jù)就足夠。結(jié)果，在利用tlO和til取得的讀取數(shù)據(jù)中有效 的數(shù)據(jù)同樣在tlO和tll，所以傳送速率成為100%。此外，在此將所使用的上述改良DRAM的總線寬度設(shè)為32比特、基本突發(fā)脈沖 寬度為4來(lái)進(jìn)行了說(shuō)明，但是不限定于上述總線寬度和基本突發(fā)脈沖長(zhǎng)度，若基本突發(fā) 脈沖長(zhǎng)度為2以上，則可以是任一種。圖8示出利用位于上述改良DRAM上的數(shù)據(jù)來(lái)構(gòu)成了幀緩沖器時(shí)的數(shù)據(jù)配置 例。幀緩沖器具有二維數(shù)據(jù)。圖8示出如下情況下的數(shù)據(jù)的配置方法在針對(duì)存儲(chǔ)器的 數(shù)據(jù)傳送中，將以最小存取單位進(jìn)行存取的數(shù)據(jù)作為稱作數(shù)據(jù)塊的單位，使用具有兩個(gè) 組A、B的上述改良DRAM，具有使用1個(gè)存儲(chǔ)器0的系統(tǒng)結(jié)構(gòu)。在此，將具有不同的 組A、B的單位區(qū)域在水平方向上以“A、B、A、B”的順序重復(fù)配置了組A和組B， 在垂直方向上以帶狀配置了同一組A或組B。圖9示出針對(duì)采用了上述圖8的數(shù)據(jù)配置方法的幀緩沖器進(jìn)行矩形像素?cái)?shù)據(jù)的 存取時(shí)的一例。在對(duì)圖9中被示為“必要的數(shù)據(jù)”的矩形的像素?cái)?shù)據(jù)進(jìn)行存取時(shí)，針對(duì) DRAM的最小存取單位是確定的，所以即使是針對(duì)任意數(shù)據(jù)的存取，進(jìn)行存取的數(shù)據(jù)需 要一直到如圖9所示的數(shù)據(jù)塊的邊界為止進(jìn)行存取，結(jié)果成為對(duì)表示為“實(shí)際被傳送的 數(shù)據(jù)”的矩形的像素?cái)?shù)據(jù)進(jìn)行存取。
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圖10示出在利用位于上述改良DRAM上的數(shù)據(jù)來(lái)構(gòu)成了幀緩沖器時(shí)的數(shù)據(jù)配置 中、不同于圖8的另外一例。幀緩沖器具有二維數(shù)據(jù)。圖10中示出了如下情況下的數(shù) 據(jù)的配置方法在針對(duì)存儲(chǔ)器的數(shù)據(jù)傳送中，與圖8同樣，將以最小存取單位進(jìn)行存取 的數(shù)據(jù)作為稱作數(shù)據(jù)塊的單位，使用具有兩個(gè)組A、B的上述改良DRAM，具有使用1個(gè) 存儲(chǔ)器0的系統(tǒng)結(jié)構(gòu)。在此，將具有不同的組A、B的單位區(qū)域在水平方向上以“A、 B、A、B”的順序重復(fù)配置了組A和組B，在垂直方向上如“A、B、A、B”那樣格 子狀地配置了組A或組B。圖11示出在針對(duì)采用了上述圖8的數(shù)據(jù)配置方法的幀緩沖器有圖11所示的數(shù) 據(jù)請(qǐng)求的情況下實(shí)際被傳送的數(shù)據(jù)增大、數(shù)據(jù)傳送效率惡化的一例。在上述改良DRAM 中，若組不同，則能夠以比基本存取單位短的傳送來(lái)覆蓋別的組的傳送，所以例如能夠 用數(shù)據(jù)塊8來(lái)覆蓋數(shù)據(jù)塊0，以數(shù)據(jù)塊9來(lái)覆蓋數(shù)據(jù)塊1。同樣，能夠以數(shù)據(jù)塊2覆蓋 10，以數(shù)據(jù)塊3覆蓋11，但是另一方面，需要能夠覆蓋數(shù)據(jù)塊4、5、6和7的組B的傳 送，所以數(shù)據(jù)塊12、13、14和15也成為實(shí)際被傳送的數(shù)據(jù)，結(jié)果導(dǎo)致數(shù)據(jù)傳送效率降 低。此外，在此，雖然以數(shù)據(jù)塊8覆蓋數(shù)據(jù)塊0這樣的組合來(lái)重復(fù)覆蓋，但是只要是 組不同的數(shù)據(jù)塊彼此之間的組合，則可以是任意數(shù)據(jù)塊彼此之間的組合。圖12示出針對(duì)采用了上述圖10的數(shù)據(jù)配置方法的幀緩沖器有與上述圖11相同 的數(shù)據(jù)請(qǐng)求時(shí)實(shí)際被傳送的數(shù)據(jù)的一例。在上述改良DRAM中，若組不同，則能夠以 比基本存取單位短的傳送來(lái)覆蓋別的組的傳送，例如，能夠用數(shù)據(jù)塊1來(lái)覆蓋數(shù)據(jù)塊0， 以數(shù)據(jù)塊3來(lái)覆蓋數(shù)據(jù)塊2。同樣，若按數(shù)據(jù)塊9覆蓋8、數(shù)據(jù)塊11覆蓋10、數(shù)據(jù)塊5 覆蓋4、數(shù)據(jù)塊7覆蓋6那樣進(jìn)行傳送，則能夠比圖8所示的數(shù)據(jù)配置更高地提高傳送效 率。此外，在此，雖然以數(shù)據(jù)塊1覆蓋數(shù)據(jù)塊0這樣的組合來(lái)重復(fù)覆蓋，但是只要是 組不同的數(shù)據(jù)塊彼此之間的組合，則可以是任意數(shù)據(jù)塊彼此之間的組合。此外，將存儲(chǔ)器0中的圖像數(shù)據(jù)的行方向上連續(xù)的S(S為2以上的整數(shù))個(gè)像素 作為數(shù)據(jù)塊，各個(gè)數(shù)據(jù)塊可以屬于不同于包含與該數(shù)據(jù)塊鄰接的數(shù)據(jù)塊的組的組。若這 樣，則能夠生成與數(shù)據(jù)塊的邊界相同數(shù)量的對(duì)(第一及第二存取指令)。在此，上述數(shù)據(jù)塊也可以是被以上述突發(fā)脈沖長(zhǎng)度N來(lái)進(jìn)行突發(fā)脈沖存取的數(shù) 據(jù)的一半的大小。若這樣，則能夠排除非成對(duì)的存取指令，只生成對(duì)(第一及第二存取 指令)，實(shí)質(zhì)上成為重復(fù)突發(fā)脈沖長(zhǎng)度N/2的存取，能夠提高數(shù)據(jù)傳送效率。此外，上述數(shù)據(jù)塊也可以是最小存取單位。若這樣，則能夠排除非成對(duì)的存取 指令，只生成對(duì)(第一及第二存取指令)，實(shí)質(zhì)上成為重復(fù)突發(fā)脈沖長(zhǎng)度N/2的存取，能 夠提高數(shù)據(jù)傳送效率。在此，列方向上鄰接的M(M為2以上的整數(shù))個(gè)上述數(shù)據(jù)塊屬于相同的組，也 可以屬于與包含在列方向上與該M個(gè)數(shù)據(jù)塊鄰接的其他M個(gè)數(shù)據(jù)塊的組不同的組中。若 這樣，在特別是矩形區(qū)域的存取中從存取目的地所在的行向其他行轉(zhuǎn)移時(shí)，也能夠增加 在屬于不同的組的兩個(gè)存儲(chǔ)體之間共用預(yù)取緩沖器的情形。在此，通過(guò)第二存取指令被存取的行可以是從通過(guò)上述第一存取指令被存取的 行到列方向上第M行。
此外，M也可以是2。若這樣，則即使在矩形區(qū)域的場(chǎng)讀取的情況下，以及幀 讀取的情況下，都能夠增加共用預(yù)取緩沖器的情形。此外，本發(fā)明的存儲(chǔ)器系統(tǒng)包括存儲(chǔ)器，存儲(chǔ)圖像數(shù)據(jù)，并以突發(fā)脈沖長(zhǎng)度 N(N為2以上的整數(shù))來(lái)被進(jìn)行突發(fā)脈沖讀??；以及上述的存儲(chǔ)器控制裝置。上述存儲(chǔ) 器具有包含多個(gè)存儲(chǔ)體的第一組、包含多個(gè)存儲(chǔ)體的第二組以及N比特的預(yù)取緩沖器， 上述預(yù)取緩沖器包括第一動(dòng)作模式和第二動(dòng)作模式，該第一動(dòng)作模式從一個(gè)存儲(chǔ)體預(yù)取 N比特的數(shù)據(jù)，該第二動(dòng)作模式從屬于不同的組的存儲(chǔ)體各預(yù)取N/2比特的數(shù)據(jù)。(實(shí)施方式2)在本發(fā)明的實(shí)施方式2中，與實(shí)施方式1相同的構(gòu)成要素使用相同的附圖標(biāo)記， 并省略說(shuō)明。圖13是示出本發(fā)明的實(shí)施方式2的存儲(chǔ)器控制裝置的結(jié)構(gòu)的框圖。在圖13中，主機(jī)107對(duì)主機(jī)控制裝置101發(fā)出對(duì)存儲(chǔ)器進(jìn)行存取的指令(下面 稱作主機(jī)指令)，指令生成部102接受由上述主機(jī)107發(fā)出的主機(jī)指令，生成對(duì)存儲(chǔ)器發(fā) 出的指令(下面稱作存儲(chǔ)器指令)，向指令發(fā)出部105傳送存儲(chǔ)器指令。在位于上述指 令生成部102中的設(shè)備判斷部103中，判斷根據(jù)上述主機(jī)107的主機(jī)指令所生成的存儲(chǔ)器 指令是針對(duì)存儲(chǔ)器0和1雙方的存取還是針對(duì)其中某一個(gè)的存取，同樣，在位于上述指令 生成部102中的組判斷部104中，判斷根據(jù)上述主機(jī)107的主機(jī)指令所生成的存儲(chǔ)器指令 是針對(duì)位于存儲(chǔ)器中的多個(gè)組中的哪個(gè)組的存取。若上述主機(jī)指令為針對(duì)同一單位區(qū)域 的存儲(chǔ)，則包含對(duì)同一存儲(chǔ)器的存取且對(duì)多個(gè)組(例如組A和組B)的存取。在包含上 述設(shè)備判斷部103和上述組判斷部104的指令生成部102所生成的存儲(chǔ)器指令，被按每個(gè) 設(shè)備和每個(gè)組來(lái)劃分之后傳送到上述指令發(fā)出部105。上述指令發(fā)出部105對(duì)由上述指 令生成部102所生成的存儲(chǔ)器指令，控制針對(duì)存儲(chǔ)器的ACTIVATE、READ、WRITE、 PRECHARGE等指令發(fā)出控制和基于存儲(chǔ)器的AC規(guī)格等的存儲(chǔ)器指令發(fā)出定時(shí)。在數(shù) 控控制部106中，從上述指令發(fā)出部105接受向存儲(chǔ)器0和1發(fā)出的存儲(chǔ)器指令的指令發(fā) 出順序信息，在為針對(duì)存儲(chǔ)器的寫(xiě)入存取時(shí)，從主機(jī)107接受數(shù)據(jù)，并按照指令發(fā)出順 序信息傳送給存儲(chǔ)器0和1，在從存儲(chǔ)器讀取的讀取存取時(shí)，從存儲(chǔ)器0和1接受數(shù)據(jù)， 并按照指令發(fā)出順序信息向主機(jī)107傳送數(shù)據(jù)。圖14是本發(fā)明的實(shí)施方式2的存儲(chǔ)器控制方法的流程圖。在圖14中，在步驟01，在上述指令生成部接受來(lái)自上述主機(jī)107的存取請(qǐng)求， 上述設(shè)備判斷部103和上述組判斷部104判斷是存儲(chǔ)器0和存儲(chǔ)器1中的哪一個(gè)的存取， 或者是對(duì)多個(gè)組中的哪一個(gè)組的存取，并生成與各個(gè)存儲(chǔ)器和組對(duì)應(yīng)的存儲(chǔ)器指令。在 步驟02，在上述指令發(fā)出部，判斷所生成的存儲(chǔ)器指令是否是對(duì)同一單位區(qū)域的存取， 在是對(duì)同一單位區(qū)域的存取的情況下進(jìn)入步驟03，在不是的情況下進(jìn)入步驟05。從下面 的步驟03到08為止，在上述指令發(fā)出部中進(jìn)行。在步驟03中，對(duì)多個(gè)存儲(chǔ)器0、1同 時(shí)輸出具有對(duì)組A的共同的地址的存儲(chǔ)器指令，在步驟04，對(duì)存儲(chǔ)器0、1同時(shí)輸出具有 對(duì)組B的共同的地址的存儲(chǔ)器指令。在步驟05，輸出與存儲(chǔ)器0的組A對(duì)應(yīng)的地址，在 步驟06，輸出與存儲(chǔ)器1的組A對(duì)應(yīng)的地址。在步驟07，輸出與存儲(chǔ)器0的組B對(duì)應(yīng) 的地址，在步驟08，輸出與存儲(chǔ)器1的組B對(duì)應(yīng)的地址。在步驟09，在上述數(shù)據(jù)控制部 判斷是否是針對(duì)存儲(chǔ)器的寫(xiě)入，若為對(duì)存儲(chǔ)器的寫(xiě)入，則進(jìn)入步驟10，否則(從存儲(chǔ)器讀出)進(jìn)入步驟11。在步驟10，從主機(jī)107接受向存儲(chǔ)器傳送的數(shù)據(jù)，并按照指令發(fā)出 順序信息來(lái)向存儲(chǔ)器0和存儲(chǔ)器1輸出數(shù)據(jù)。在步驟11，從存儲(chǔ)器0和存儲(chǔ)器1接受數(shù) 據(jù)，并按照指令發(fā)出順序信息向主機(jī)傳送數(shù)據(jù)。上述步驟01中的存儲(chǔ)器指令生成處理大致與圖5B的步驟51 步驟56相同，但 是以下的點(diǎn)不同。即，在根據(jù)組判斷部104的判斷和設(shè)備判斷部103的判斷，要存取的 數(shù)據(jù)屬于1個(gè)存儲(chǔ)器且跨屬于不同的組的兩個(gè)存儲(chǔ)體而連續(xù)的情況下，指令生成部102生 成第一存儲(chǔ)器指令和第二存儲(chǔ)器指令的對(duì)。圖15示出利用位于存儲(chǔ)器上的數(shù)據(jù)來(lái)構(gòu)成了幀緩沖器的情況的數(shù)據(jù)配置例。 幀緩沖器具有二維的數(shù)據(jù)，在水平方向上配置Al個(gè)像素?cái)?shù)據(jù)、在垂直方向上配置了 A2 個(gè)像素?cái)?shù)據(jù)。圖15示出如下情況下的數(shù)據(jù)的配置方法在針對(duì)存儲(chǔ)器的數(shù)據(jù)傳送中， 將以最小存取大小存取的數(shù)據(jù)作為稱作數(shù)據(jù)塊這樣的單位，使用具有兩個(gè)組A、B的 DRAM,具有使用兩個(gè)存儲(chǔ)器0、1的系統(tǒng)結(jié)構(gòu)。在此，將具有不同的組A、B的單位區(qū) 域在水平方向上以“A、B、B、A”的順序重復(fù)配置了組A和組B，在垂直方向上各配 置2行組A和組B。在對(duì)這樣的幀緩沖器存取矩形的像素?cái)?shù)據(jù)時(shí)，針對(duì)DRAM的最小存 取大小已確定，所以即使是針對(duì)任意數(shù)據(jù)的存取，進(jìn)行存取的數(shù)據(jù)需要一直到如圖15所 示的數(shù)據(jù)塊的邊界為止進(jìn)行存取。圖16是取得圖15中的矩形的像素?cái)?shù)據(jù)時(shí)的、存儲(chǔ)器總線上的時(shí)序圖例。在對(duì) 矩形的像素?cái)?shù)據(jù)進(jìn)行存取時(shí)，在對(duì)單位區(qū)域的存取中，對(duì)存儲(chǔ)器0和存儲(chǔ)器1同時(shí)使CS 成為有效狀態(tài)，同時(shí)對(duì)共同的地址進(jìn)行存取。此外，針對(duì)不是單位區(qū)域的存取，針對(duì)存 儲(chǔ)器0和存儲(chǔ)器1錯(cuò)開(kāi)時(shí)間來(lái)使CS成為有效狀態(tài)，并對(duì)不同的地址分別進(jìn)行存取。根據(jù)上述的結(jié)構(gòu)，通過(guò)具備位于指令生成部中的設(shè)備判斷部和組判斷部，能夠 針對(duì)來(lái)自主機(jī)的指令，按照設(shè)備和組來(lái)分別進(jìn)行存取，能夠提高存取效率。此外，在本實(shí)施方式中，將從指令發(fā)出部向存儲(chǔ)器0和存儲(chǔ)器1輸出的指令線設(shè) 置成共用，但是也可以分別獨(dú)立地設(shè)置指令線，也可以僅共用一部分指令線，例如僅共 用地址的高位比特或僅共用地址的低位比特。此外，關(guān)于幀緩沖器中的數(shù)據(jù)配置，不僅可以應(yīng)用本實(shí)施方式的數(shù)據(jù)配置，還 可以采用如下數(shù)據(jù)配置對(duì)橫方向交替配置組A的數(shù)據(jù)塊和組B的數(shù)據(jù)塊，對(duì)縱方向配 置同一組同一存儲(chǔ)體同一行的數(shù)據(jù)。在該情況下，DRAM的列地址可以在橫方向上連 續(xù)，在使數(shù)據(jù)塊數(shù)量的列地址在橫方向上前進(jìn)之后與下一行的數(shù)據(jù)塊連續(xù)，也可以跳過(guò)1 行而與隔一行的數(shù)據(jù)塊連續(xù)。此外，在使數(shù)據(jù)塊數(shù)量的列地址在橫方向上前進(jìn)之后對(duì)隔 一行的數(shù)據(jù)塊配置了連續(xù)的列地址的情況下，與本實(shí)施方式同樣，也可以采取在圖像存 取中，在對(duì)數(shù)據(jù)塊進(jìn)行存取之后，對(duì)跳過(guò)1行而與隔一行的數(shù)據(jù)塊進(jìn)行存取的方法。在 該情況下，在本實(shí)施方式中，雖然是每?jī)尚谐蔀椴煌慕M的數(shù)據(jù)配置，但是由于是同一 存儲(chǔ)體同一行的數(shù)據(jù)，所以與通常針對(duì)每個(gè)數(shù)據(jù)塊發(fā)出指令來(lái)進(jìn)行存取的方式相比，也 可以使得多個(gè)數(shù)據(jù)塊數(shù)量的突發(fā)脈沖長(zhǎng)度延長(zhǎng)來(lái)進(jìn)行存取。此外，在上述各實(shí)施方式中，說(shuō)明了預(yù)取緩沖器202在屬于兩個(gè)不同的組的兩 個(gè)存儲(chǔ)體之間被共用的結(jié)構(gòu)，但是也可以在屬于3個(gè)以上的不同的組中的3個(gè)以上的存儲(chǔ) 體之間共用。該情況下，若將共用N比特的預(yù)取緩沖器202的存儲(chǔ)體的數(shù)量設(shè)為m個(gè)， 則只要所共用的各存儲(chǔ)體各使用N/m比特的預(yù)取緩沖器202就可以。
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此外，圖17中，作為應(yīng)用本發(fā)明的系統(tǒng)結(jié)構(gòu)，示出了藍(lán)光記錄系統(tǒng)的系統(tǒng)結(jié)構(gòu) 例。圖17為將本發(fā)明應(yīng)用于媒體處理用LSI中的存儲(chǔ)器控制電路的例子。該圖的存儲(chǔ) 器控制電路對(duì)應(yīng)于圖5A或圖13的存儲(chǔ)器控制裝置。此外，雖然作為實(shí)施例而例舉了媒 體處理用LSI的存儲(chǔ)器控制電路，但是也可以應(yīng)用于DMA控制電路內(nèi)的調(diào)節(jié)電路，也可 以應(yīng)用于光盤(pán)控制電路中的調(diào)節(jié)電路。此外，圖18為搭載了本發(fā)明的系統(tǒng)LSI和設(shè)置系統(tǒng)的應(yīng)用例。該圖的系統(tǒng)LSI 相當(dāng)于圖17中的媒體處理用LSI。這樣的本發(fā)明不僅能夠應(yīng)用于系統(tǒng)LSI，還能夠應(yīng)用 于便攜式電話機(jī)、廣播接收裝置、存儲(chǔ)再現(xiàn)裝置、數(shù)字電視機(jī)、車(chē)載終端、汽車(chē)等多種 制品中。產(chǎn)業(yè)上的使用本發(fā)明的存儲(chǔ)器控制方法作為進(jìn)行圖像處理控制的系統(tǒng)中的存儲(chǔ)器控制電路而 有用。此外，這些也可以用于電視機(jī)或錄像機(jī)、錄音機(jī)、攝像機(jī)、便攜式電話機(jī)等數(shù)字 AV家電系統(tǒng)或個(gè)人計(jì)算機(jī)等中的圖像處理系統(tǒng)中。
權(quán)利要求
1.一種存儲(chǔ)器控制裝置，用于控制對(duì)存儲(chǔ)器的存取，該存儲(chǔ)器具備包含多個(gè)存儲(chǔ)體 的第一組、包含多個(gè)存儲(chǔ)體的第二組、N比特的預(yù)取緩沖器，其中N為2以上的整數(shù)， 該存儲(chǔ)器存儲(chǔ)圖像數(shù)據(jù)并按突發(fā)脈沖長(zhǎng)度N來(lái)被進(jìn)行突發(fā)脈沖存取，其特征在于，該存 儲(chǔ)器控制裝置包括指令生成部，根據(jù)包含表示上述圖像數(shù)據(jù)中的矩形區(qū)域的邏輯地址的存取請(qǐng)求，來(lái) 生成包含物理地址的多個(gè)存取指令；以及指令發(fā)出部，向上述存儲(chǔ)器發(fā)出由指令生成部生成的上述多個(gè)存取指令，上述指令生成部具有組判斷部，該組判斷部根據(jù)與上述存取請(qǐng)求對(duì)應(yīng)的物理地址， 判斷包含要存取的數(shù)據(jù)的存儲(chǔ)體屬于哪個(gè)組，上述指令生成部在要存取的數(shù)據(jù)跨屬于不 同的組的兩個(gè)存儲(chǔ)體而連續(xù)時(shí)，生成包括第一存取指令和第二存取指令的上述多個(gè)存取 指令，上述第一存取指令是指示利用上述預(yù)取緩沖器的一半來(lái)對(duì)屬于上述第一組的存儲(chǔ)體 進(jìn)行存取的指令，上述第二存取指令是指示利用上述預(yù)取緩沖器的剩下的一半而與上述第一存取指令 共用上述預(yù)取緩沖器、來(lái)對(duì)屬于上述第二組的存儲(chǔ)體進(jìn)行存取的指令。
2.根據(jù)權(quán)利要求1所述的存儲(chǔ)器控制裝置，其特征在于，上述存儲(chǔ)器控制裝置與包含上述存儲(chǔ)器的多個(gè)存儲(chǔ)器連接，上述指令生成部還具備存儲(chǔ)器判斷部，該存儲(chǔ)器判斷部根據(jù)與上述存取請(qǐng)求對(duì)應(yīng)的 物理地址來(lái)判斷要存取的數(shù)據(jù)屬于上述多個(gè)存儲(chǔ)器中的哪一個(gè)，在根據(jù)組判斷部的判斷和存儲(chǔ)器判斷部的判斷，要存取的數(shù)據(jù)屬于1個(gè)存儲(chǔ)器且跨 屬于不同的組的兩個(gè)存儲(chǔ)體而連續(xù)時(shí)，上述指令生成部生成包括上述第一存取指令和上 述第二存取指令的上述多個(gè)存取指令。
3.根據(jù)權(quán)利要求1或2所述的存儲(chǔ)器控制裝置，其特征在于，將上述圖像數(shù)據(jù)的行方向上連續(xù)的S個(gè)像素作為數(shù)據(jù)塊，各個(gè)數(shù)據(jù)塊分別屬于與包 含與相應(yīng)數(shù)據(jù)塊鄰接的數(shù)據(jù)塊的組不同的組，S為2以上的整數(shù)。
4.根據(jù)權(quán)利要求3所述的存儲(chǔ)器控制裝置，其特征在于，上述數(shù)據(jù)塊是以上述突發(fā)脈沖長(zhǎng)度N來(lái)被進(jìn)行突發(fā)脈沖存取的數(shù)據(jù)的一半大小。
5.根據(jù)權(quán)利要求3所述的存儲(chǔ)器控制裝置，其特征在于，上述數(shù)據(jù)塊是最小存取單位。
6.根據(jù)權(quán)利要求3所述的存儲(chǔ)器控制裝置，其特征在于，列方向上鄰接的M個(gè)上述數(shù)據(jù)塊屬于相同的組，屬于不同于包含在列方向上與該M 個(gè)數(shù)據(jù)塊鄰接的其他M個(gè)數(shù)據(jù)塊的組的組，M為2以上的整數(shù)。
7.根據(jù)權(quán)利要求6所述的存儲(chǔ)器控制裝置，其特征在于，通過(guò)上述第二存取指令被存取的行是從通過(guò)上述第一存取指令被存取的行起列方向 上第M行。
8.根據(jù)權(quán)利要求6或7所述的存儲(chǔ)器控制裝置，其特征在于，上述M是2。
9.一種存儲(chǔ)器系統(tǒng)，具有存儲(chǔ)器和存儲(chǔ)器控制裝置，該存儲(chǔ)器存儲(chǔ)圖像數(shù)據(jù)、并按 突發(fā)脈沖長(zhǎng)度N來(lái)被進(jìn)行突發(fā)脈沖存取，N為2以上的整數(shù)，其特征在于，上述存儲(chǔ)器具備包含多個(gè)存儲(chǔ)體的第一組、包含多個(gè)存儲(chǔ)體的第二組、N比特的預(yù) 取緩沖器，上述預(yù)取緩沖器具有第一動(dòng)作模式和第二動(dòng)作模式，該第一動(dòng)作模式從一個(gè)存儲(chǔ)體 預(yù)取N比特的數(shù)據(jù)，該第二動(dòng)作模式從屬于不同的組的存儲(chǔ)體各預(yù)取N/2比特的數(shù)據(jù)，上述存儲(chǔ)器控制裝置包括指令生成部，根據(jù)包含表示上述圖像數(shù)據(jù)中的矩形區(qū)域的邏輯地址的存取請(qǐng)求，來(lái) 生成包含物理地址的多個(gè)存取指令；以及指令發(fā)出部，向上述存儲(chǔ)器發(fā)出由指令生成部生成的上述多個(gè)存取指令，上述指令生成部具有組判斷部，該組判斷部根據(jù)與上述存取請(qǐng)求對(duì)應(yīng)的物理地址， 判斷要存取的數(shù)據(jù)是否跨屬于不同的組的兩個(gè)存儲(chǔ)體而連續(xù)，上述指令生成部根據(jù)組判 斷部的判斷結(jié)果來(lái)生成包括第一存取指令和第二存取指令的上述多個(gè)存取指令，上述第一存取指令是指示利用上述預(yù)取緩沖器的一半來(lái)對(duì)屬于上述第一組的存儲(chǔ)體 進(jìn)行存取的指令，上述第二存取指令是指示利用上述預(yù)取緩沖器的剩下的一半而與上述第一存取指令 共用上述預(yù)取緩沖器、來(lái)對(duì)屬于上述第二組的存儲(chǔ)體進(jìn)行存取的指令。
10.—種半導(dǎo)體集成電路，其特征在于，形成了權(quán)利要求1 8中任一項(xiàng)所述的存儲(chǔ)器控制裝置。
11.一種存儲(chǔ)器控制方法，用于控制對(duì)存儲(chǔ)器的存取，該存儲(chǔ)器具備包含多個(gè)存儲(chǔ)體 的第一組、包含多個(gè)存儲(chǔ)體的第二組、N比特的預(yù)取緩沖器，其中N為2以上的整數(shù)， 該存儲(chǔ)器存儲(chǔ)圖像數(shù)據(jù)并按突發(fā)脈沖長(zhǎng)度N來(lái)被進(jìn)行突發(fā)脈沖存取，其特征在于，該存 儲(chǔ)器控制方法包括指令生成步驟，根據(jù)包含表示上述圖像數(shù)據(jù)中的矩形區(qū)域的邏輯地址的存取請(qǐng)求， 來(lái)生成包含物理地址的多個(gè)存取指令；以及指令發(fā)出步驟，向上述存儲(chǔ)器發(fā)出由指令生成部生成的上述多個(gè)存取指令，在上述指令生成步驟中，根據(jù)與上述存取請(qǐng)求對(duì)應(yīng)的物理地址，判斷要存取的數(shù)據(jù) 是否跨屬于不同的組的兩個(gè)存儲(chǔ)體而連續(xù)，并根據(jù)判斷結(jié)果生成上述第一存取指令和上 述第二存取指令，上述第一存取指令是指示利用上述預(yù)取緩沖器的一半來(lái)對(duì)屬于上述第一組的存儲(chǔ)體 進(jìn)行存取的指令，上述第二存取指令是指示利用上述預(yù)取緩沖器的剩下的一半而與上述第一存取指令 共用上述預(yù)取緩沖器、來(lái)對(duì)屬于上述第二組的存儲(chǔ)體進(jìn)行存取的指令。
全文摘要
本發(fā)明涉及存儲(chǔ)器控制裝置、存儲(chǔ)器系統(tǒng)、半導(dǎo)體集成電路和存儲(chǔ)器控制方法。本發(fā)明的存儲(chǔ)器控制裝置(101)，包括指令生成部(102)，根據(jù)包含表示圖像數(shù)據(jù)中的矩形區(qū)域的邏輯地址的存取請(qǐng)求，來(lái)生成包含物理地址的多個(gè)存取指令；以及指令發(fā)出部(105)，將由指令生成部(102)生成的多個(gè)存取指令向存儲(chǔ)器(0)發(fā)出。指令生成部(102)具有組判斷部(104)，該組判斷部根據(jù)與存取請(qǐng)求對(duì)應(yīng)的物理地址，判斷包含要存取的數(shù)據(jù)的存儲(chǔ)體屬于哪個(gè)組，在要存取的數(shù)據(jù)跨屬于不同的組的兩個(gè)存儲(chǔ)體而連續(xù)時(shí)，生成在屬于不同的組中的兩個(gè)存儲(chǔ)體之間共用預(yù)取緩沖器的第一存取指令和第二存取指令的對(duì)。
文檔編號(hào)G06F12/06GK102016809SQ200980114180
公開(kāi)日2011年4月13日 申請(qǐng)日期2009年4月21日 優(yōu)先權(quán)日2008年4月22日
發(fā)明者伊元大輔, 大越涉, 山田隆史, 持田哲司, 淺井幸治 申請(qǐng)人:松下電器產(chǎn)業(yè)株式會(huì)社