專利名稱：數(shù)據(jù)處理系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及數(shù)據(jù)處理領(lǐng)域，更具體地，本發(fā)明涉及一種數(shù)據(jù)處理系統(tǒng)。
背景技術(shù)：
FPGA是英文Field-Programmable Gate Array的縮寫(xiě)，即現(xiàn)場(chǎng)可編程門(mén)陣列，它 是在PAL、 GAL、 CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路 (ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編 程器件門(mén)電路數(shù)有限的缺點(diǎn)。 FPGA有多種配置模式并行主模式為一片F(xiàn)PGA加一片EPROM的方式；主從模式可 以支持一片PROM編程多片F(xiàn)PGA ;串行模式可以采用串行PROM編程FPGA ;外設(shè)模式可以將 FPGA作為微處理器的外設(shè)，由微處理器對(duì)其編程。 如何實(shí)現(xiàn)快速的時(shí)序收斂、降低功耗和成本、優(yōu)化時(shí)鐘管理并降低FPGA與PCB并 行設(shè)計(jì)的復(fù)雜性等問(wèn)題，一直是采用FPGA的系統(tǒng)設(shè)計(jì)工程師需要考慮的關(guān)鍵問(wèn)題。如今， 隨著FPGA向更高密度、更大容量、更低功耗和集成更多IP的方向發(fā)展，一些新的問(wèn)題也隨 之出現(xiàn)。由于單塊FPGA資源有限，所以數(shù)據(jù)交換比較慢，并且容量也比較小。

發(fā)明內(nèi)容
考慮到上述問(wèn)題而做出本發(fā)明，為此，本發(fā)明的主要目的在于提供一種數(shù)據(jù)處理 系統(tǒng)，以提高FPGA技術(shù)中的數(shù)據(jù)交換速度以及存儲(chǔ)容量。 為了實(shí)現(xiàn)上述目的，根據(jù)本發(fā)明的實(shí)施例，提供了一種數(shù)據(jù)處理系統(tǒng)，其包括主 機(jī)，具有用于數(shù)據(jù)通信的主機(jī)接口 ；主控裝置，通過(guò)主機(jī)接口與主機(jī)進(jìn)行通信；以及從屬裝 置，連接至主控裝置，并由主控裝置進(jìn)行控制。 在該數(shù)據(jù)處理系統(tǒng)中還包括存儲(chǔ)裝置，連接至相應(yīng)的從屬裝置。其中，主控裝置 和從屬裝置均為可編程邏輯器件，從屬裝置為多個(gè)可編程邏輯器件，多個(gè)可編程器件分別 與主控裝置連接。該可編程邏輯器件為FPGA。 此外，在該數(shù)據(jù)處理系統(tǒng)中，主控裝置具有PCI-E總線控制器，PCI-E總線控制器 用于與主機(jī)接口進(jìn)行通信并控制從屬裝置。從屬裝置具有存儲(chǔ)控制器，用于對(duì)與相應(yīng)的從 屬裝置連接的存儲(chǔ)裝置進(jìn)行控制。其中，PCI-E總線控制器與存儲(chǔ)控制器進(jìn)行通信，并且存 儲(chǔ)裝置為DDR2 SO-DI匪。 通過(guò)上述本發(fā)明的數(shù)據(jù)處理系統(tǒng)，使得數(shù)據(jù)交換速度有較大提高，同時(shí)也增大了 存儲(chǔ)容量。


附圖用來(lái)提供對(duì)本發(fā)明的進(jìn)一步理解，并且構(gòu)成說(shuō)明書(shū)的一部分，與本發(fā)明的實(shí) 施例一起用于解釋本發(fā)明，并不構(gòu)成對(duì)本發(fā)明的限制。在附圖中
圖1是根據(jù)本發(fā)明實(shí)施例的數(shù)據(jù)處理系統(tǒng)的結(jié)構(gòu)框圖；以及
圖2是根據(jù)本發(fā)明實(shí)施例的主控FPGA和從屬FPGA的連接關(guān)系圖。
具體實(shí)施例方式
以下結(jié)合附圖對(duì)本發(fā)明的優(yōu)選實(shí)施例進(jìn)行說(shuō)明，應(yīng)當(dāng)理解，此處所描述的優(yōu)選實(shí)
施例僅用于說(shuō)明和解釋本發(fā)明，并不用于限定本發(fā)明。
圖1是根據(jù)本發(fā)明實(shí)施例的數(shù)據(jù)處理系統(tǒng)的結(jié)構(gòu)框圖。 如圖1所示，在數(shù)據(jù)處理系統(tǒng)100中包括主機(jī)300，具有用于數(shù)據(jù)通信的主機(jī)接 口 302 ;主控裝置120，通過(guò)主機(jī)接口與主機(jī)進(jìn)行通信；以及從屬裝置104-114，連接至主控 裝置120，并由主控裝置120進(jìn)行控制。在該數(shù)據(jù)處理系統(tǒng)100中，存儲(chǔ)裝置204-214連接 至相應(yīng)的從屬裝置104-114。在本發(fā)明的實(shí)施例中，主控裝置120和從屬裝置104-114均 為可編程邏輯器件，優(yōu)選地為FPGA。多個(gè)從屬裝置104-114分別與主控裝置120連接。本 領(lǐng)域普通技術(shù)人員應(yīng)該理解，可以根據(jù)不同的需要任意地配置從屬裝置以及存儲(chǔ)裝置的數(shù) 量，其并不限于圖1中所示的6個(gè)。但是，要保證從屬裝置與存儲(chǔ)裝置的數(shù)量相對(duì)應(yīng)。
在圖1中，主控裝置102具有PCI-E總線控制器102a， PCI-E總線控制器102a用 于與主機(jī)接口 302a進(jìn)行通信并控制從屬裝置104-114。從屬裝置104-114具有存儲(chǔ)控制器 104a-114a，用于對(duì)與相應(yīng)的從屬裝置104-114連接的存儲(chǔ)裝置204-214進(jìn)行控制。
下面，將參照?qǐng)D2，以FPGA為例，對(duì)主控裝置102與從屬裝置104-114之間的關(guān)系 進(jìn)行描述。 圖2是根據(jù)本發(fā)明實(shí)施例的主控FPGA和從屬FPGA的連接關(guān)系圖。
如圖所示，主控FPGA從主機(jī)接口接收到多個(gè)應(yīng)用到不同從屬FPGA的數(shù)據(jù) DATA1-DATA3，PCI-E總線控制器分別與各個(gè)從屬FPGA中的存儲(chǔ)控制器進(jìn)行通信，并根據(jù)不 同數(shù)據(jù)中的標(biāo)識(shí)將數(shù)據(jù)傳送給相應(yīng)的從屬FPGA的存儲(chǔ)控制器中。例如，將數(shù)據(jù)DATA1傳送 給一個(gè)從屬FPGA，將數(shù)據(jù)DATA2傳送給另一個(gè)從屬FPGA，并且將數(shù)據(jù)DATA3傳送給最后一 個(gè)從屬FPGA。在這里，本領(lǐng)域普通技術(shù)人員應(yīng)該理解，PCI-E總線控制器還可以與從屬FPGA 中的其他接口通信，來(lái)將數(shù)據(jù)發(fā)送給不同的從屬FPGA。 此外，為了進(jìn)一步提高數(shù)據(jù)交換速度，本發(fā)明采用DDR2 SO-DI匪作為存儲(chǔ)裝置。但 本領(lǐng)域普通技術(shù)人員應(yīng)該理解，存儲(chǔ)裝置并不限于DDR2S0-DI匪，可以使用其他現(xiàn)有的存儲(chǔ) 器以及未來(lái)將要使用的DDR3S0-DI匪。此外，在本發(fā)明的實(shí)施例中，主機(jī)接口為PCI-E 8x接 口。但本領(lǐng)域普通技術(shù)人員應(yīng)該理解，主機(jī)接口并不限于該P(yáng)CI-E 8x接口，在保證系統(tǒng)的 數(shù)據(jù)交換速度的情況下，也可應(yīng)用其它類(lèi)型的接口，如PCI-E 16x接口、PCI-E 32x接口等
如上所述，結(jié)合圖1和圖2可知，本實(shí)施例采用了多塊FPGA集成，通過(guò)主從方式， 用帶有PCI-E總線控制器的FPGA作為主控制協(xié)調(diào)其它的從屬FPGA的工作。主控FPGA主 要實(shí)現(xiàn)與主機(jī)的PCI-E數(shù)據(jù)傳輸以及和從屬FPGA通信。 從而，利用本實(shí)施例中的數(shù)據(jù)處理系統(tǒng)，使得數(shù)據(jù)交換速度有較大提高，同時(shí)也增 大了存儲(chǔ)容量。 此外，本發(fā)明中還利用了 DDR2S0-DMM作為存儲(chǔ)裝置，進(jìn)一步提高數(shù)據(jù)交換速度。
以上所述僅為本發(fā)明的優(yōu)選實(shí)施例而已，并不用于限制本發(fā)明，對(duì)于本領(lǐng)域的技 術(shù)人員來(lái)說(shuō)，本發(fā)明可以有各種更改和變化。凡在本發(fā)明的精神和原則之內(nèi)，所作的任何修 改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。
權(quán)利要求
一種數(shù)據(jù)處理系統(tǒng)，其特征在于，包括主機(jī)，具有用于數(shù)據(jù)通信的主機(jī)接口；主控裝置，通過(guò)所述主機(jī)接口與所述主機(jī)進(jìn)行通信；以及從屬裝置，連接至所述主控裝置，并由所述主控裝置進(jìn)行控制。
2. 根據(jù)權(quán)利要求1所述的數(shù)據(jù)處理系統(tǒng)，其特征在于，還包括 存儲(chǔ)裝置，連接至相應(yīng)的所述從屬裝置。
3. 根據(jù)權(quán)利要求2所述的數(shù)據(jù)處理系統(tǒng)，其特征在于，所述主控裝置和所述從屬裝置 均為可編程邏輯器件。
4. 根據(jù)權(quán)利要求3所述的數(shù)據(jù)處理系統(tǒng)，其特征在于，所述從屬裝置為多個(gè)可編程邏 輯器件，所述多個(gè)可編程器件分別與所述主控裝置連接。
5. 根據(jù)權(quán)利要求4所述的數(shù)據(jù)處理系統(tǒng)，其特征在于，所述可編程邏輯器件為FPGA。
6. 根據(jù)權(quán)利要求5所述的數(shù)據(jù)處理系統(tǒng)，其特征在于，所述主控裝置具有PCI-E總線控 制器，所述PCI-E總線控制器用于與所述主機(jī)接口進(jìn)行通信并控制所述從屬裝置。
7. 根據(jù)權(quán)利要求6所述的數(shù)據(jù)處理系統(tǒng)，其特征在于，所述從屬裝置具有存儲(chǔ)控制器， 用于對(duì)與相應(yīng)的所述從屬裝置連接的所述存儲(chǔ)裝置進(jìn)行控制。
8. 根據(jù)權(quán)利要求7所述的數(shù)據(jù)處理系統(tǒng)，其特征在于，所述PCI-E總線控制器與所述存 儲(chǔ)控制器進(jìn)行通信。
9. 根據(jù)權(quán)利要求7所述的數(shù)據(jù)處理系統(tǒng)，其特征在于，所述存儲(chǔ)裝置為DDR2 S0-DI匪。
全文摘要
本發(fā)明公開(kāi)了一種數(shù)據(jù)處理系統(tǒng)，其包括主機(jī)，具有用于數(shù)據(jù)通信的主機(jī)接口；主控裝置，通過(guò)主機(jī)接口與主機(jī)進(jìn)行通信；以及從屬裝置，連接至主控裝置，并由主控裝置進(jìn)行控制。利用該數(shù)據(jù)處理系統(tǒng)可以使得數(shù)據(jù)交換速度有較大提高，同時(shí)也增大了存儲(chǔ)容量。
文檔編號(hào)G06F13/00GK101699414SQ20091023529
公開(kāi)日2010年4月28日 申請(qǐng)日期2009年9月30日 優(yōu)先權(quán)日2009年9月30日
發(fā)明者劉新春, 李豐旺, 聶華, 許建衛(wèi), 邵宗有 申請(qǐng)人:曙光信息產(chǎn)業(yè)(北京)有限公司