專利名稱：非接觸式智能卡通用數(shù)字驗(yàn)證平臺(tái)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路芯片測(cè)試領(lǐng)域，特別是涉及一種非接觸式智能卡通用數(shù)字驗(yàn) 證平臺(tái)。
背景技術(shù)：
隨著智能卡技術(shù)的不斷推廣，非接觸式智能卡因其具有方便，安全等一系列優(yōu)點(diǎn) 而被廣泛的應(yīng)用于各種領(lǐng)域。與此同時(shí)，為了更好的適應(yīng)各種領(lǐng)域的不同應(yīng)用要求，對(duì)非接 觸式智能卡的速度和抗干擾等性能也提出了更高的要求。作為非接觸式智能卡芯片流片前的有效驗(yàn)證手段，原型機(jī)驗(yàn)證已成為芯片設(shè)計(jì)驗(yàn) 證流程中的重要組成部分。現(xiàn)有的非接觸式智能卡芯片原型機(jī)驗(yàn)證方法大多如圖1所示， PC (personal computer，個(gè)人電腦)機(jī)通過串 口發(fā)送指令給 MCU (Micro Controller Unit, 微型控制單元)，MCU通過控制專用讀卡機(jī)的編碼產(chǎn)生激勵(lì)信號(hào)并輸出至被測(cè)器件(DUT)。 被測(cè)器件根據(jù)激勵(lì)信號(hào)作出響應(yīng)后再向?qū)Ｓ米x卡機(jī)返回信息。專用讀卡機(jī)將解碼后的數(shù)據(jù) 通過MCU傳遞給PC機(jī)。用戶通過返回的信息同預(yù)期的信息進(jìn)行比對(duì)，以確定DUT邏輯的正 確性。現(xiàn)有的非接觸式智能卡芯片原型機(jī)驗(yàn)證方法雖然可以高效的進(jìn)行原型機(jī)驗(yàn)證，但 是也存在一定的不足。首先，非接觸式智能卡的通訊協(xié)議有IS014443-TYPEA，IS014443-TYPEB, IS018000-15693等，而一些專用的非接觸式讀卡機(jī)并不支持全部的通訊協(xié)議。這樣針對(duì)采 用不同通訊協(xié)議的非接觸式智能卡就需要使用不同的專用讀卡機(jī)與之相匹配；而且由于應(yīng) 用的不斷增加，一些新的通訊協(xié)議也將隨之產(chǎn)生，非接觸式智能卡的驗(yàn)證平臺(tái)也將隨之需 要更換，從而不斷的提升測(cè)試驗(yàn)證的成本。此外，由于非接觸式智能卡的模擬電路通過解調(diào)后的信號(hào)在不同的應(yīng)用環(huán)境下可 能會(huì)產(chǎn)生一些偏移或抖動(dòng)，而專用讀卡機(jī)發(fā)送的激勵(lì)信號(hào)一般多為標(biāo)準(zhǔn)信號(hào)，故不能在原 型機(jī)驗(yàn)證階段根據(jù)需要進(jìn)行一些信號(hào)抖動(dòng)及偏移的驗(yàn)證，從而使非接觸式智能卡芯片最終 的成功流片及應(yīng)用存在一定的風(fēng)險(xiǎn)。

發(fā)明內(nèi)容
本發(fā)明要解決的技術(shù)問題是提供一種非接觸式智能卡通用數(shù)字驗(yàn)證平臺(tái)，可以發(fā) 送符合多種通訊協(xié)議的激勵(lì)信號(hào)，并且能在較高的精度上模擬干擾信號(hào)，更真實(shí)地驗(yàn)證非 接觸式智能卡的邏輯功能。為了解決上述技術(shù)問題，本發(fā)明的非接觸式智能卡通用數(shù)字驗(yàn)證平臺(tái)包括PC 機(jī)、MCU、存儲(chǔ)器、硬件發(fā)送電路和硬件接收電路；所述PC機(jī)通過串行接口與MCU相連接，實(shí)現(xiàn)與MCU的信息通訊；所述PC機(jī)根據(jù) 不同通訊協(xié)議和不同要求采用不同的編碼算法，將需要發(fā)送的數(shù)據(jù)信號(hào)轉(zhuǎn)換成一系列的比 特流；所述PC機(jī)通過MCU對(duì)存儲(chǔ)器中存儲(chǔ)的數(shù)據(jù)進(jìn)行參數(shù)配置，并將配置參數(shù)寫入存儲(chǔ)器中；所述PC機(jī)通過MCU讀取存儲(chǔ)器中的數(shù)據(jù)，得到被測(cè)器件響應(yīng)激勵(lì)返回的數(shù)據(jù)信號(hào)的采 樣數(shù)據(jù)，對(duì)讀取的數(shù)據(jù)按照不同通訊協(xié)議和不同要求采用不同的解碼算法進(jìn)行解碼，在PC 機(jī)端最終看到的數(shù)據(jù)是和通訊協(xié)議及編解碼無關(guān)的真實(shí)數(shù)據(jù)內(nèi)容，并在此基礎(chǔ)上進(jìn)行功能 驗(yàn)證；所述MCU通過數(shù)據(jù)/地址總線與存儲(chǔ)器、硬件發(fā)送電路相連接，將PC機(jī)發(fā)送的數(shù) 據(jù)信號(hào)轉(zhuǎn)換成對(duì)硬件發(fā)送電路的啟動(dòng)控制信號(hào)；將PC機(jī)發(fā)送的數(shù)據(jù)信號(hào)寫入到存儲(chǔ)器中， 將存儲(chǔ)器中存儲(chǔ)的數(shù)據(jù)讀出，并將讀取的數(shù)據(jù)傳送給PC機(jī)；所述存儲(chǔ)器通過數(shù)據(jù)/地址總線與硬件發(fā)送電路、硬件接收電路相連接，對(duì)發(fā)送 給被測(cè)器件的數(shù)據(jù)進(jìn)行暫存，對(duì)采樣的被測(cè)器件響應(yīng)激勵(lì)以比特流形式返回的數(shù)據(jù)進(jìn)行暫 存；所述硬件發(fā)送電路通過輸出接口與DUT相連接，讀取存儲(chǔ)器中的數(shù)據(jù)，根據(jù)預(yù)定 義的規(guī)則產(chǎn)生輸入給DUT的激勵(lì)信號(hào)；所述硬件接收電路通過輸入接口與被測(cè)器件相連接，對(duì)被測(cè)器件返回的數(shù)據(jù)進(jìn)行 采樣，并將采樣的數(shù)據(jù)寫入存儲(chǔ)器。采用本發(fā)明的非接觸式智能卡通用數(shù)字驗(yàn)證平臺(tái)，與通訊協(xié)議相關(guān)和具體驗(yàn)證 相關(guān)的編解碼部分都是由PC機(jī)完成的，所以針對(duì)不同通訊協(xié)議(如IS014443-TYPEA， IS014443-TYPEB, IS018000-15693,以及其他通訊協(xié)議)的非接觸式智能卡，只需修改PC 機(jī)的編解碼模塊，就可以完成對(duì)被測(cè)器件的激勵(lì)信號(hào)發(fā)送和被測(cè)器件返回的數(shù)據(jù)信號(hào)的采 樣。從而使得整個(gè)非接觸式智能卡通用數(shù)字驗(yàn)證平臺(tái)擁有很好的通用性、靈活性和可擴(kuò)展 性。由于需要發(fā)送的數(shù)據(jù)信號(hào)是由用戶按固定周期進(jìn)行任意控制的，只要該固定周期足夠 小，便可以產(chǎn)生精度很高的激勵(lì)信號(hào)。對(duì)于那些專用讀卡機(jī)無法發(fā)送的非標(biāo)準(zhǔn)的偏移和抖 動(dòng)信號(hào)，只需要在PC機(jī)進(jìn)行少量的修改，便可以很容易的實(shí)現(xiàn)。此外由于硬件發(fā)送電路、硬件接收電路和存儲(chǔ)器都可以在FPGA(Field Programmable Gate Array，現(xiàn)場(chǎng)可編程邏輯門陣列)中實(shí)現(xiàn)，而通常情況下，F(xiàn)PGA和PC機(jī) 又是原型機(jī)驗(yàn)證中不可缺少的部分，因此本發(fā)明沒有增加額外的成本。與現(xiàn)有的原型機(jī)驗(yàn) 證方法相比，節(jié)省了專用讀卡機(jī)，實(shí)現(xiàn)的成本更低。本發(fā)明可以在沒有專用非接觸式智能卡讀卡機(jī)或信號(hào)發(fā)生器及示波器的情況下， 以非常小的代價(jià)和成本，完成對(duì)非接觸式智能卡芯片的原型機(jī)驗(yàn)證，針對(duì)于不同通訊協(xié)議 的非接觸式智能卡片都能完成相關(guān)原型機(jī)驗(yàn)證工作。


下面結(jié)合附圖和具體實(shí)施方式
對(duì)本發(fā)明作進(jìn)一步詳細(xì)的說明圖1是現(xiàn)有的非接觸式智能卡驗(yàn)證平臺(tái)結(jié)構(gòu)示意圖；圖2是本發(fā)明的非接觸式智能卡通用數(shù)字驗(yàn)證平臺(tái)一實(shí)施例示意圖；圖3-5是圖2中硬件發(fā)送電路的數(shù)據(jù)發(fā)送規(guī)則示意圖；圖6是圖2中硬件發(fā)送電路的硬件狀態(tài)機(jī)結(jié)構(gòu)示意圖；圖7是圖2中硬件接收電路的數(shù)據(jù)采樣規(guī)則示意圖。
具體實(shí)施例方式參見圖2所示，在本發(fā)明的一實(shí)施例中，所述非接觸式智能卡通用數(shù)字驗(yàn)證平臺(tái) 包括PC機(jī)、MCU和FPGA模塊；其中，所述FPGA模塊利用內(nèi)部邏輯資源實(shí)現(xiàn)硬件發(fā)送電路、 硬件接收電路，利用內(nèi)部RAM資源實(shí)現(xiàn)存儲(chǔ)器1、2。所述PC機(jī)通過串行接口與MCU相連接，完成與通訊協(xié)議(如所述的 IS014443-TYPEA, IS014443-TYPEB, IS018000-15693，或其它通訊協(xié)議)相關(guān)的編解碼，實(shí) 現(xiàn)與MCU的信息通訊。所述PC機(jī)根據(jù)不同通訊協(xié)議和不同要求采用不同的編碼算法，將需要發(fā)送的數(shù)據(jù) 信號(hào)轉(zhuǎn)換成一系列的bit(比特)流，即一律以比特流的形式將要輸出的數(shù)據(jù)信號(hào)表現(xiàn)出來。所述PC機(jī)可以通過MCU對(duì)存儲(chǔ)器中以比特流形式存儲(chǔ)的數(shù)據(jù)進(jìn)行參數(shù)配置，并將 配置參數(shù)寫入存儲(chǔ)器1中，從而達(dá)到控制輸出的激勵(lì)信號(hào)的波形的目的。所述PC機(jī)還可以通過MCU讀取存儲(chǔ)器2中以比特流形式存儲(chǔ)的數(shù)據(jù)，從而得到 DUT響應(yīng)激勵(lì)返回的數(shù)據(jù)信號(hào)的采樣數(shù)據(jù)。對(duì)讀取的數(shù)據(jù)按照不同通訊協(xié)議和不同要求采 用不同的解碼算法進(jìn)行解碼，使得用戶在PC機(jī)端最終看到的數(shù)據(jù)是和通訊協(xié)議及編解碼 無關(guān)的真實(shí)數(shù)據(jù)內(nèi)容，并在此基礎(chǔ)上進(jìn)行功能驗(yàn)證。所述MCU通過數(shù)據(jù)/地址總線與存儲(chǔ)器、硬件發(fā)送電路相連接，將PC機(jī)發(fā)送的數(shù) 據(jù)信號(hào)轉(zhuǎn)換成對(duì)硬件發(fā)送電路的啟動(dòng)控制信號(hào)；將PC機(jī)發(fā)送的轉(zhuǎn)換成比特流的數(shù)據(jù)信號(hào) 寫入到存儲(chǔ)器1中，將存儲(chǔ)器2中以比特流形式存儲(chǔ)的數(shù)據(jù)讀出，并將讀取的數(shù)據(jù)傳送給PC 機(jī)。所述存儲(chǔ)器1、2分別通過數(shù)據(jù)/地址總線與硬件發(fā)送電路、硬件接收電路的讀寫 接口相連接，對(duì)發(fā)送給DUT的轉(zhuǎn)換成比特流的數(shù)據(jù)進(jìn)行暫存，對(duì)采樣的被測(cè)器件響應(yīng)激勵(lì) 以比特流形式返回的數(shù)據(jù)進(jìn)行暫存。所述硬件發(fā)送電路通過輸出接口與DUT相連接，讀取存儲(chǔ)器1中的數(shù)據(jù)，根據(jù)預(yù)定 義的規(guī)則產(chǎn)生輸入給DUT的激勵(lì)信號(hào)。硬件發(fā)送電路通過讀取存儲(chǔ)器1中的配置參數(shù)得到與PC機(jī)的輸出數(shù)據(jù)信號(hào)相關(guān) 的全部信息。在讀取到配置參數(shù)之后，硬件發(fā)送電路根據(jù)存儲(chǔ)器中提供的比特流按照配置 參數(shù)的規(guī)則(即預(yù)定義的規(guī)則)產(chǎn)生對(duì)應(yīng)的激勵(lì)信號(hào)的波形；該激勵(lì)信號(hào)將作為DUT的輸 入信號(hào)，以達(dá)到對(duì)DUT進(jìn)行功能驗(yàn)證的目的。所述硬件接收電路通過輸入接口與被測(cè)器件相連接，對(duì)被測(cè)器件響應(yīng)激勵(lì)以比特 流形式返回的數(shù)據(jù)進(jìn)行采樣，并將采樣的數(shù)據(jù)寫入存儲(chǔ)器。硬件接收電路按照固定頻率對(duì)DUT返回的數(shù)據(jù)信號(hào)進(jìn)行采樣。由于DUT返回的數(shù) 據(jù)信號(hào)的每個(gè)BIT的周期是固定的，所以只要高于所述的固定頻率進(jìn)行采樣便可以得到相 應(yīng)的采樣信息。在本發(fā)明中，為了避開對(duì)返回的數(shù)據(jù)信號(hào)邊沿進(jìn)行采樣，硬件接收電路的采 樣頻率至少是DUT返回的數(shù)據(jù)信號(hào)副載波頻率的8倍，避免采樣得到的比特流存在不確定 性。所述存儲(chǔ)器中存儲(chǔ)的配置參數(shù)定義如下第一個(gè)至第三個(gè)參數(shù)表示需要發(fā)送數(shù)據(jù)的周期數(shù)。第四個(gè)至第六個(gè)參數(shù)表示需要等待的周期數(shù)。從第九個(gè)參數(shù)開始為要發(fā)送的數(shù)據(jù)。
所述硬件發(fā)送電路發(fā)送數(shù)據(jù)的規(guī)則如圖3所示。其中，CLK為系統(tǒng)時(shí)鐘，其頻率可 以通過FPGA內(nèi)PLL或DCM進(jìn)行配置。如果第九個(gè)參數(shù)為0x55，第十個(gè)參數(shù)為OxFF，則硬件發(fā)送電路會(huì)將0x55，Oxff視 為0101_0101_1111_1111的比特流，以1/CLK作為周期將該比特流發(fā)送出去。當(dāng)?shù)谝粋€(gè)至 第三個(gè)參數(shù)為0x000010時(shí)，硬件發(fā)送電路將使輸出的激勵(lì)信號(hào)產(chǎn)生如圖3所示的波形。同樣的，如果第九個(gè)參數(shù)為0x00，第十個(gè)參數(shù)為OxFF，則硬件發(fā)送電路會(huì)將0x00， Oxff視為0000_0000_1111_1111的比特流。若第一個(gè)至第三個(gè)參數(shù)為0x000010，則硬件發(fā) 送電路將使輸出的激勵(lì)信號(hào)產(chǎn)生如圖4所示的波形。如果第九個(gè)參數(shù)為0x19，第十個(gè)參數(shù)為0x35，則硬件發(fā)送電路會(huì)將0x19,0x35視 為0001_1001_0011_0101的比特流。若第一個(gè)至第三個(gè)參數(shù)為OxOOOOOA，則硬件發(fā)送電路 會(huì)將比特流的前10位數(shù)據(jù)0x00000a進(jìn)行發(fā)送，之后的數(shù)據(jù)不會(huì)發(fā)送，將會(huì)采用輸出的激 勵(lì)信號(hào)上的默認(rèn)電平(該默認(rèn)電平由具體應(yīng)用決定，在圖5所示的例子中假設(shè)默認(rèn)電平為 高)，激勵(lì)信號(hào)的實(shí)際波形如圖5所示。PC機(jī)對(duì)于輸出的激勵(lì)信號(hào)的控制精度取決于CLK 頻率的大小。所述硬件發(fā)送電路的硬件狀態(tài)機(jī)結(jié)構(gòu)如圖6所示。在初始狀態(tài)時(shí)，硬件發(fā)送電路 處于邊沿檢測(cè)階段，硬件發(fā)送電路不斷檢測(cè)MCU傳送回的信號(hào)，一旦檢測(cè)到該信號(hào)的上升 沿后，硬件狀態(tài)機(jī)就會(huì)跳轉(zhuǎn)至配置加載狀態(tài)。在配置加載狀態(tài)，硬件發(fā)送電路從存儲(chǔ)器1 中讀取第一至第三個(gè)參數(shù)并將其加載到發(fā)送周期數(shù)寄存器中。此外，硬件發(fā)送電路會(huì)讀取 存儲(chǔ)器1中存儲(chǔ)的第四個(gè)至第六個(gè)參數(shù)，并寄存在延時(shí)發(fā)送寄存器中。在配置參數(shù)加載完 畢后，狀態(tài)機(jī)跳轉(zhuǎn)至等待延時(shí)狀態(tài)。該等待延時(shí)狀態(tài)下硬件發(fā)送電路會(huì)對(duì)一已清零過的計(jì) 數(shù)器進(jìn)行累加，直到計(jì)數(shù)器的值累加到與所述延時(shí)發(fā)送寄存器相同時(shí)便跳轉(zhuǎn)到數(shù)據(jù)發(fā)送狀 態(tài)。在數(shù)據(jù)發(fā)送狀態(tài)下，硬件發(fā)送電路會(huì)按照之前所述的發(fā)送規(guī)則讀取存儲(chǔ)器1中的數(shù)據(jù) 并產(chǎn)生輸出的激勵(lì)信號(hào)波形給DUT。在數(shù)據(jù)發(fā)送過程中，發(fā)送計(jì)數(shù)器每隔一個(gè)周期會(huì)自動(dòng)加 “1”，當(dāng)與所述發(fā)送周期數(shù)寄存器相同時(shí)，硬件發(fā)送電路將會(huì)重新跳轉(zhuǎn)到邊沿檢測(cè)狀態(tài)。至 此，一次完整的發(fā)送流程便全部結(jié)束了。針對(duì)DUT響應(yīng)激勵(lì)以比特流形式返回的數(shù)據(jù)信號(hào)，硬件接收電路會(huì)以固定頻率對(duì) 其進(jìn)行采樣，采樣的規(guī)則如圖7所示。當(dāng)采樣周期選定后，硬件接收電路每隔一個(gè)周期對(duì)返 回的數(shù)據(jù)進(jìn)行采樣，并把采樣得到的數(shù)據(jù)寫入存儲(chǔ)器2，等待PC機(jī)的讀取。為了避開對(duì)返 回的數(shù)據(jù)信號(hào)邊沿進(jìn)行采樣的情況，采樣的頻率應(yīng)該是DUT返回的數(shù)據(jù)信號(hào)副載波頻率的 8倍或以上。如圖7所示，硬件接收電路只會(huì)將采集到的1，2，3，4，5，6，7，8，9，a,b, c, d, e 數(shù)據(jù)信號(hào)寫入存儲(chǔ)器2，其它各采樣點(diǎn)的采樣數(shù)據(jù)將被舍棄，以避免對(duì)數(shù)據(jù)信號(hào)邊沿進(jìn)行采 樣。結(jié)合圖2所示，采用本發(fā)明所述的非接觸式智能卡通用數(shù)字驗(yàn)證平臺(tái)對(duì)DUT進(jìn)行 測(cè)試驗(yàn)證的過程是所述PC機(jī)通過MCU將需要發(fā)送的比特流和配置參數(shù)一起寫入存儲(chǔ)器1中。PC機(jī) 通過MCU給硬件發(fā)送電路一個(gè)觸發(fā)信號(hào)，從而啟動(dòng)硬件發(fā)送電路。硬件發(fā)送電路從存儲(chǔ)器1 中讀取配置參數(shù)，根據(jù)配置參數(shù)對(duì)硬件發(fā)送電路的發(fā)送周期數(shù)寄存器和延時(shí)發(fā)送寄存器進(jìn) 行賦值。所述賦值完成后，硬件發(fā)送電路將存儲(chǔ)器1中緩存的數(shù)據(jù)，按照配置參數(shù)的規(guī)則產(chǎn) 生對(duì)應(yīng)的激勵(lì)信號(hào)的波形傳送給DUT的輸入端。
DUT響應(yīng)激勵(lì)信號(hào)根據(jù)控制邏輯返回?cái)?shù)據(jù)信號(hào)給硬件接收電路。硬件接收電路將 對(duì)DUT返回的數(shù)據(jù)信號(hào)進(jìn)行采樣，并將采樣得到的數(shù)據(jù)寫入存儲(chǔ)器2。MCU讀取存儲(chǔ)器2中 緩存的數(shù)據(jù)并傳送給PC機(jī)。PC機(jī)在獲取了這些信息之后便可以根據(jù)不同的協(xié)議對(duì)其進(jìn)行 正確的解碼操作，從而得到需要的數(shù)據(jù)。以上通過具體實(shí)施方式
和實(shí)施例對(duì)本發(fā)明進(jìn)行了詳細(xì)的說明，但這些并非構(gòu)成對(duì) 本發(fā)明的限制。在不脫離本發(fā)明原理的情況下，本領(lǐng)域的技術(shù)人員還可做出許多變形和改 進(jìn)，這些也應(yīng)視為本發(fā)明的保護(hù)范圍。
權(quán)利要求
一種非接式智能卡通用數(shù)字驗(yàn)證平臺(tái)，包括PC機(jī)和MCU，其特征在于，還包括硬件發(fā)送電路、硬件接收電路和存儲(chǔ)器；所述PC機(jī)，通過串行接口與MCU相連接；根據(jù)不同通訊協(xié)議和不同要求采用不同的編碼算法，將需要發(fā)送的數(shù)據(jù)信號(hào)轉(zhuǎn)換成一系列的比特流；通過MCU對(duì)存儲(chǔ)器中存儲(chǔ)的數(shù)據(jù)進(jìn)行參數(shù)配置，并將配置參數(shù)寫入存儲(chǔ)器中；通過MCU讀取存儲(chǔ)器中的數(shù)據(jù)，得到被測(cè)器件響應(yīng)激勵(lì)返回的數(shù)據(jù)信號(hào)的采樣數(shù)據(jù)，對(duì)讀取的數(shù)據(jù)按照不同通訊協(xié)議和不同要求采用不同的解碼算法進(jìn)行解碼，在PC機(jī)端最終看到的數(shù)據(jù)是和通訊協(xié)議及編解碼無關(guān)的真實(shí)數(shù)據(jù)內(nèi)容，并在此基礎(chǔ)上進(jìn)行功能驗(yàn)證；所述MCU，通過數(shù)據(jù)/地址總線與存儲(chǔ)器、硬件發(fā)送電路相連接，將PC機(jī)發(fā)送的數(shù)據(jù)信號(hào)轉(zhuǎn)換成對(duì)硬件發(fā)送電路的啟動(dòng)控制信號(hào)；將PC機(jī)發(fā)送的數(shù)據(jù)信號(hào)寫入到存儲(chǔ)器中，將存儲(chǔ)器中存儲(chǔ)的數(shù)據(jù)讀出，并將讀取的數(shù)據(jù)傳送給PC機(jī)；所述存儲(chǔ)器，通過數(shù)據(jù)/地址總線與硬件發(fā)送電路、硬件接收電路相連接，對(duì)發(fā)送給被測(cè)器件的數(shù)據(jù)進(jìn)行暫存，對(duì)采樣的被測(cè)器件響應(yīng)激勵(lì)以比特流形式返回的數(shù)據(jù)進(jìn)行暫存；所述硬件發(fā)送電路，通過輸出接口與被測(cè)器件相連接，讀取存儲(chǔ)器中的數(shù)據(jù)，根據(jù)預(yù)定義的規(guī)則產(chǎn)生輸入給被測(cè)器件的激勵(lì)信號(hào)；所述硬件接收電路，通過輸入接口與被測(cè)器件相連接，對(duì)被測(cè)器件返回的數(shù)據(jù)進(jìn)行采樣，并將采樣的數(shù)據(jù)寫入存儲(chǔ)器。
2.如權(quán)利要求1所述的非接式智能卡通用數(shù)字驗(yàn)證平臺(tái)，其特征在于所述硬件發(fā)送 電路和硬件接收電路由FPGA模塊利用內(nèi)部邏輯資源實(shí)現(xiàn)，所述存儲(chǔ)器由FPGA模塊利用內(nèi) 部RAM資源實(shí)現(xiàn)。
3.如權(quán)利要求1所述的非接式智能卡通用數(shù)字驗(yàn)證平臺(tái)，其特征在于所述硬件發(fā)送 電路通過讀取存儲(chǔ)器中的配置參數(shù)得到與PC機(jī)的輸出數(shù)據(jù)信號(hào)相關(guān)的全部信息；在讀取 到配置參數(shù)之后，硬件發(fā)送電路根據(jù)存儲(chǔ)器中提供的比特流按照配置參數(shù)的規(guī)則產(chǎn)生對(duì)應(yīng) 的激勵(lì)信號(hào)的波形。
4.如權(quán)利要求1所述的非接式智能卡通用數(shù)字驗(yàn)證平臺(tái)，其特征在于所述硬件接收 電路的采樣頻率至少是被測(cè)器件返回的數(shù)據(jù)信號(hào)副載波頻率的8倍。
5.如權(quán)利要求1所述的非接式智能卡通用數(shù)字驗(yàn)證平臺(tái)，其特征在于所述配置參數(shù) 定義如下第一個(gè)至第三個(gè)參數(shù)表示需要發(fā)送數(shù)據(jù)的周期數(shù)；第四個(gè)至第六個(gè)參數(shù)表示需 要等待的周期數(shù)；從第九個(gè)參數(shù)開始為要發(fā)送的數(shù)據(jù)。
6.如權(quán)利要求1所述的非接式智能卡通用數(shù)字驗(yàn)證平臺(tái)，其特征在于所述硬件發(fā)送 電路在初始狀態(tài)時(shí)處于邊沿檢測(cè)階段，硬件發(fā)送電路不斷檢測(cè)MCU傳送回的信號(hào)，一旦檢 測(cè)到該信號(hào)的上升沿后，就跳轉(zhuǎn)至配置加載狀態(tài)；在配置加載狀態(tài)，硬件發(fā)送電路從存儲(chǔ)器 中讀取第一至第三個(gè)參數(shù)并將其加載到發(fā)送周期數(shù)寄存器中；硬件發(fā)送電路讀取存儲(chǔ)器中 存儲(chǔ)的第四個(gè)至第六個(gè)參數(shù)，并寄存在延時(shí)發(fā)送寄存器中；在配置參數(shù)加載完畢后，跳轉(zhuǎn)至 等待延時(shí)狀態(tài)；該等待延時(shí)狀態(tài)下硬件發(fā)送電路會(huì)對(duì)一已清零過的計(jì)數(shù)器進(jìn)行累加，直到 計(jì)數(shù)器的值累加到與所述延時(shí)發(fā)送寄存器相同時(shí)便跳轉(zhuǎn)到數(shù)據(jù)發(fā)送狀態(tài)；在數(shù)據(jù)發(fā)送狀態(tài) 下，硬件發(fā)送電路按照發(fā)送規(guī)則讀取存儲(chǔ)器中的數(shù)據(jù)并產(chǎn)生輸出的激勵(lì)信號(hào)波形給被測(cè)器 件；在數(shù)據(jù)發(fā)送過程中，發(fā)送計(jì)數(shù)器每隔一個(gè)周期會(huì)自動(dòng)加“ 1”，在發(fā)送計(jì)數(shù)器與所述發(fā)送 周期數(shù)寄存器相同時(shí)，硬件發(fā)送電路重新跳轉(zhuǎn)到邊沿檢測(cè)狀態(tài)。
全文摘要
本發(fā)明公開了一種非接式智能卡通用數(shù)字驗(yàn)證平臺(tái)，包括PC機(jī)，MCU，硬件發(fā)送電路，硬件接收電路和存儲(chǔ)器。PC機(jī)完成與通訊協(xié)議相關(guān)的編碼解碼，將需要發(fā)送的數(shù)據(jù)信號(hào)轉(zhuǎn)換成一系列的比特流，控制MCU進(jìn)行不同的操作；MCU將PC機(jī)發(fā)送的數(shù)據(jù)信號(hào)寫入到存儲(chǔ)器中，將存儲(chǔ)器中存儲(chǔ)的數(shù)據(jù)讀出，并將讀取的數(shù)據(jù)傳送給PC機(jī)；硬件發(fā)送電路讀取存儲(chǔ)器中的數(shù)據(jù)，根據(jù)預(yù)定義的規(guī)則產(chǎn)生輸入給DUT的激勵(lì)信號(hào)；硬件接收電路對(duì)被測(cè)器件返回的數(shù)據(jù)進(jìn)行采樣，并將采樣的數(shù)據(jù)寫入存儲(chǔ)器。本發(fā)明可以發(fā)送符合多種通訊協(xié)議的激勵(lì)信號(hào)，并且能在較高的精度上模擬干擾信號(hào)，更真實(shí)地驗(yàn)證非接觸式智能卡的邏輯功能。
文檔編號(hào)G06F17/50GK101996262SQ200910057748
公開日2011年3月30日 申請(qǐng)日期2009年8月12日 優(yōu)先權(quán)日2009年8月12日
發(fā)明者王海 申請(qǐng)人:上海華虹集成電路有限責(zé)任公司