專利名稱：：實現(xiàn)clb總線與從屬模塊之間高低速切換的橋接器的制作方法
技術(shù)領(lǐng)域：
：本發(fā)明涉及系統(tǒng)總線與掛接在該系統(tǒng)總線上的從屬模塊之間的橋接電路，尤其涉及一種CLB總線與掛接在CLB總線上的從屬模塊之間進(jìn)行高低速度切換的橋接器。
背景技術(shù)：
：在一顆已經(jīng)設(shè)計成熟的高速SOC(SystemOnChip)芯片內(nèi)部，有時會由于相對速度較慢的PCB(Printedcircuitboard)板級固有電阻和電容的存在，使掛接在芯片高速總線上并與芯片外部系統(tǒng)有交互的某個或某些從屬模塊無法正常工作，需要將其降速之后才能保證該從屬模塊正常工作。另一種可能是PCB設(shè)計采用高速方法后，掛接在芯片高速總線上的從屬模塊能夠在高速下正常工作。對于芯片用戶來說，他們希望得到的芯片即可以高速工作也可以在其PCB設(shè)計不當(dāng)?shù)那闆r下仍然能夠以一個比較低的頻率正常工作。這就需要一種能夠?qū)崿F(xiàn)從屬模塊高低速切換的機(jī)制。解決這個問題可以釆取重新設(shè)計從屬模塊的方法，使該從屬模塊即能高速工作也能以較低的工作頻率保持與高速系統(tǒng)總線的正常通信。但是這種方案有以下兩個弊端。首先，該方法對于不同從屬模塊不可移植，不可復(fù)用。如果有多個模塊都需要做這樣的調(diào)整，那么則需要對多個模塊進(jìn)行修改，工作量大，風(fēng)險大。其次，如果這樣的從屬模塊是由其他公司所提供，這種對RTL(寄存器傳輸級)進(jìn)行修改的方法是無法實現(xiàn)的。本申請人蘇州國芯科技有限公司的C*Core系列微處理器采用了C*Bus片上總線標(biāo)準(zhǔn)，C*Bus是在摩托羅拉的半導(dǎo)體重用標(biāo)準(zhǔn)的基礎(chǔ)上進(jìn)行了改進(jìn)和優(yōu)化而來的開放總線，其中，CLB(C*CoreLocalBus)是C*Bus體系結(jié)構(gòu)中的高性能系統(tǒng)總線。CLB作為高性能系統(tǒng)總線在實際應(yīng)用中與其從屬模塊之間也存在上述降速問題。因此，如何解決這一問題便成為本發(fā)明研究的課題。
發(fā)明內(nèi)容本發(fā)明以CLB總線為基礎(chǔ)，提出了一種實現(xiàn)CLB總線與從屬^t塊之間高低速切換的橋接器，其目的是在不對任何從屬模塊進(jìn)行改動的前提下，只采用橋接器連接在CLB總線和需要調(diào)整的從屬模塊之間，來解決兩者高低速度之間的掛接問題。為達(dá)到上述目的，本發(fā)明采用的技術(shù)方案是一種實現(xiàn)CLB總線與從屬模塊之間高低速切換的橋接器，其創(chuàng)新在于所述橋接器連接在CLB總線與從屬模塊SLAVE之間，用于切換從屬模塊SLAVE的工作頻率，該橋接器由時鐘切換子模塊、請求處理子模塊和響應(yīng)處理子模塊組成；所述時鐘切換子模塊根據(jù)慢速時鐘使能輸入信號slowclockenable為高電平或低電平的值，從快速時鐘信號fastclock和快速時鐘信號時鐘頻率一半的慢速時鐘信號slowclock中選擇一種輸出作為從屬模塊SLAVE的輸入時鐘信號slaveclock,同時輸出第一控制信號slow—sync—fr和第二控制信號not—sync這兩個控制信號；時鐘切換子模塊由第一至第五這五個寄存器REG1，REG2，REG3，REG4,REG5、第一至第三這三個二輸入與門AND1,AND2,AND3和一個二輸入第一或門ORl組成，其中第一寄存器REG1和第四寄存器REG4為上升沿觸發(fā)寄存器，第二寄存器REG2、第三寄存器REG3和第五寄存器REG5為下降沿觸發(fā)寄存器；慢速時鐘使能輸入信號slowclockenable連接第一寄存器REG1的數(shù)據(jù)輸入端，慢速時鐘信號slowclock分別連接第一寄存器REG1的時鐘輸入端、第二寄存器REG2的時鐘輸入端、第一與門AND1的一個輸入端和第二與門AND2的一個輸入端，快速時鐘信號fastclock分別連接第三寄存器REG3的時鐘輸入端、第四寄存器REG4的時鐘輸入端、第五寄存器REG5的時鐘輸入端和第三與門AND3的一個輸入端，第一寄存器REG1的數(shù)據(jù)輸出端連接第二寄存器REG2的數(shù)據(jù)輸入端，第二寄存器REG2的數(shù)據(jù)輸出端分別連接第三寄存器REG3的數(shù)據(jù)輸入端、第一與門AND1的另一個輸入端和第二與門AND2的另一個輸入端，第三寄存器REG3的反相數(shù)據(jù)輸出端連接第三與門AND3的另一個輸入端，第二與門AND2的輸出端連接第一或門ORl的一個輸入端，第三與門AND3的輸出端連接第一或門ORl的另一個輸入端，第一或門ORl的輸出端輸出從屬模塊SLAVE的輸入時鐘信號slaveclock,第三寄存器REG3的數(shù)據(jù)輸出端連接第四寄存器REG4的數(shù)據(jù)輸入端，第四寄存器REG4的數(shù)據(jù)輸出端輸出第一控制信號slow_sync—fr,第一與門AND1的輸出端連接第五寄存器REG5的數(shù)據(jù)輸入端，第五寄存器REG5的數(shù)據(jù)輸出端輸出第二控制信號not—sync;所述請求處理子模塊用于處理CLB總線發(fā)送給從屬模塊SLAVE的傳輸請求輸入信號，該子模塊由一個請求控制處理電路、一組寄存器REGS和一個二選一選通器組成，其中一組寄存器REGS均為上升沿觸發(fā)寄存器；所述傳輸請求信號分成兩路，一路連接到二選一選通器的一輸入端，另一路連接到一組寄存器REGS的數(shù)據(jù)輸入端，快速時鐘信號fastclock分別連接一組寄存器REGS的時鐘輸入端，請求控制處理電路的輸入信號包括第二控制信號6not—sync以及所述傳輸請求輸入信號中的從模塊使能信號mod—en、總線傳輸請求信號pjreqj3、總線傳輸忙信號p—tbusy—b、總線發(fā)給從模塊的正常結(jié)束握手信號p—ta一b和總線發(fā)給從模塊的非正常結(jié)束握手信號p—tea—b，請求控制處理電路產(chǎn)生的輸出信號有鎖存使能信號save_request和選通控制信號slow—request,鎖存使能信號save_request分別連接一組寄存器REGS的使能端，一組寄存器REGS的數(shù)據(jù)輸出端連接二選一選通器的另一輸入端，選通控制信號slow_request連接二選一選通器的選通控制端，二選一選通器的輸出端連接從屬模塊SLAVE;所述請求控制處理電路包括有效請求產(chǎn)生電路和控制信號產(chǎn)生電路，有效請求產(chǎn)生電路由第七至第九這三個二輸入與門AND7,AND8，AND9、第二反相器INV2和一個二輸入與非門NAND組成，總線發(fā)給從模塊的正常結(jié)束握手信號p—ta_b和總線發(fā)給從模塊的非正常結(jié)束握手信號p一tea一b連接第七與門AND7的兩個輸入端，第七與門AND7的輸出端連接與非門NAND的一個輸入端，總線傳輸忙信號pjbusy一b連接與非門NAND的另一個輸入端，與非門NAND的輸出端連接第八與門AND8的一個輸入端，總線傳輸請求信號p—treq_b經(jīng)第二反相器INV2后連接第八與門AND8的另一個輸入端，第八與門AND8的輸出端連4姿第九與門AND9的一個輸入端，從沖莫塊4吏能信號mod—en連接第九與門AND9的另一個輸入端，第九與門AND9的輸出端產(chǎn)生有效請求信號valid—request;控制信號產(chǎn)生電路包括一個二輸入的第四與門AND4和一個上升沿觸發(fā)的第六寄存器REG6，所述有效請求信號valid_request和第二控制信號not—sync連接第四與門AND4的兩個輸入端，第四與門AND4的輸出端產(chǎn)生鎖存使能信號save—request,同時第四與門AND4的輸出端連接第六寄存器REG6的數(shù)據(jù)輸入端，快速時鐘信號fastclock連接第六寄存器REG6的時鐘輸入端，第六寄存器REG6的數(shù)據(jù)輸出端產(chǎn)生選通控制信號slow—request;所述響應(yīng)處理子模塊處理從屬模塊SLAVE發(fā)送給CLB總線的響應(yīng)信號，該響應(yīng)信號為從模塊發(fā)給總線的正常結(jié)束握手信號slave_ta—b和從模塊發(fā)給總線的非正常結(jié)束握手信號slave—tea—b,響應(yīng)處理子模塊由第十、第十一這兩個二輸入與門ANDIO、ANDll、一個上升沿觸發(fā)的第七寄存器REG7和第四至第六這三個二輸入或門OR4、OR5、OR6組成，從模塊發(fā)給總線的正常結(jié)束握手信號slave—ta_b和從模塊發(fā)給總線的非正常結(jié)束握手信號slave_tea—b連接第十與門AND10的兩個輸入端，第十與門AND10的輸出端連接第七寄存器REG7的數(shù)據(jù)輸入端，慢速時鐘信號slowclock連接第七寄存器REG7的時鐘輸入端，第七寄存器REG7的數(shù)據(jù)輸出端連接第四或門OR4的一個輸入端，第二控制信號not_sync連接第四或門OR4的另一個輸入端，第四或門OR4的輸出端連接第十一與門AND11的一個輸入端，第一控制信號slow—sync—fr連接第十一與門AND11的另一個輸入端，第十一與門AND11的輸出端分別連接第五或門OR5和第六或門OR6的一個輸入端，從模塊發(fā)給總線的正常結(jié)束握手信號slaveJa_b連接第五或門OR5的另一個輸入端，從模塊發(fā)給總線的非正常結(jié)束握手信號slave_tea_b連接第六或門OR6的另一個輸入端，第五或門OR5和第六或門OR6的輸出端連接CLB總線。上述技術(shù)方案中的有關(guān)內(nèi)容解釋如下1、本發(fā)明橋接器與其它類型的橋接器相比具有以下特點(diǎn)(1)只針對CLB總線協(xié)議有效；(2)只能在原有時鐘頻率和原有時鐘頻率一半的頻率之間切換，即慢速時鐘的頻率是快速時鐘頻率的一半；(3)根據(jù)CLB協(xié)議的特點(diǎn)以及快慢時鐘的關(guān)系，本發(fā)明將快速CLB總線傳輸請求輸入信號分成兩路，一路需要延時處理，另一路不需要處理。巧妙的實現(xiàn)了快慢速的切換，降低電路實現(xiàn)難度從而也縮小了實現(xiàn)該電路的芯片面積。2、上述方案中，關(guān)于CLB總線內(nèi)容見實施例最后部分的《CLB總線協(xié)議附錄》。3、上述方案中，所述各寄存器的數(shù)據(jù)輸出端均指寄存器的正相數(shù)據(jù)輸出二山^而。4、上述方案中，所述第一控制信號slow_sync—fr用于表明當(dāng)前從模塊時鐘的狀態(tài)，高電平時從模塊時鐘處于慢速時鐘，低電平時從模塊時鐘處于快速時鐘。第二控制信號not—sync用于標(biāo)識快速時鐘上升沿與慢速時鐘下降沿同步的時間段，當(dāng)?shù)诙刂菩盘柼幱诟唠娖綍r表示此時間段內(nèi)快速時鐘上升沿與慢速時鐘下降沿同一時刻出現(xiàn)，當(dāng)處于低電平時表示此時間段內(nèi)沒有快速時鐘上升沿與慢速時鐘下降沿同一時刻出現(xiàn)的現(xiàn)象?？傊?，本發(fā)明以CLB總線為基礎(chǔ)，提出了一種能夠?qū)崿F(xiàn)CLB總線與從屬模塊之間高低速度切換的橋接器，使用該橋接器就可以方便的解決高速CLB總線與掛接在高速CLB總線上的低速從屬模塊之間的速度銜接問題。與直接修改從屬模塊相比，使用橋接器能夠提高修改的通用性和可移植性，在不對8從屬模塊進(jìn)行任何改動的前提下，將橋接器連接在高速CLB總線和需要調(diào)整的CLB從屬模塊之間即可。如果有多個從屬模塊需要調(diào)整時，使用橋接器可以大大降低工作量。附圖1為本發(fā)明在系統(tǒng)中的位置示意圖；附圖2為本發(fā)明結(jié)構(gòu)原理框附圖3為本發(fā)明時鐘從快速切換到慢速時的時鐘切換子^t塊輸入輸出波形附圖4為本發(fā)明時鐘從慢速切換到快速時的時鐘切換子模塊輸入輸出波形附圖5為本發(fā)明時鐘切換子模塊邏輯電路附圖6為本發(fā)明請求處理子模塊的輸入輸出時序附圖7為本發(fā)明請求處理子模塊電路原理附圖8為本發(fā)明請求控制處理電路中的控制信號產(chǎn)生邏輯電路附圖9為本發(fā)明請求控制處理電路中的又一種控制信號產(chǎn)生邏輯電路附圖10為本發(fā)明請求控制處理電路中的有效請求產(chǎn)生邏輯電路附圖11為本發(fā)明響應(yīng)處理子模塊處理的時序附圖12為本發(fā)明響應(yīng)處理子模塊邏輯電路附圖13為CLB總線讀操作時序附圖14為CLB總線寫操作時序圖。具體實施例方式下面結(jié)合附圖及實施例對本發(fā)明作進(jìn)一步描述實施例一種實現(xiàn)CLB總線與從屬模塊之間高低速切換的橋接器，如圖l所示，左邊為正常情況下，CLB總線和CLB從屬模塊都處在同一個橢圓表示的快速時鐘域fastclock中。如果需要將該從屬模塊SLAVE的頻率降低到原來的一半，則可以將本專利橋接器連接到CLB總線和CLB從屬模塊之間如圖l右邊所示。使用本專利橋接器之后從屬模塊SLAVE的slaveclock(從屬模塊時鐘)可以根據(jù)慢速時鐘使能輸入信號slow—clock_enable的輸入值任意切換。當(dāng)slow_clock—enable為高電平時(有效，使能慢速時鐘)貝'Jslaveclock降低為原來快速時鐘頻率的一半；當(dāng)slow—clock—enable為葉氐電平時(無效,不使能慢速時鐘)則slaveclock與原來快速時鐘頻率一樣。如圖2所示，本專利橋接器由時鐘切換子模塊、請求處理子模塊和響應(yīng)處理子模塊這三個子模塊組成，其中，上部表示請求處理子模塊，中部表示時鐘切換子模塊，下部表示響應(yīng)處理子模塊。圖中，從左向右方向的箭頭表示CLB總線到從屬模塊SLAVE的方向，從右向左的箭頭表示從屬模塊SLAVE到CLB總線的方向。下面按照功能先后順序?qū)Ω髯幽K進(jìn)行說明1、時鐘切換子模塊時鐘切換子模塊根據(jù)慢速時鐘使能輸入信號slowclockenable的輸入值為高電平或低電平，從慢速時鐘信號slowclock和快速時鐘信號fastclock兩個輸入時鐘中選擇一個輸出給從屬模塊SLAVE,作為從屬模塊的輸入時鐘信號slaveclock。同時該子模塊還生成兩個重要的控制信號。第一控制信號slow_sync—fr表明當(dāng)前輸出給從屬模塊SLAVE的時鐘是快速時鐘信號fastclock還是慢速時鐘信號slowclock。第二控制信號not—sync表明輸出時鐘變?yōu)槁贂r鐘之后，快速時鐘和慢速時鐘的上升沿不同步的時刻，同時也用該信號表明需要進(jìn)行總線傳輸請求慢速處理的時刻。圖3和圖4分別為時鐘從快速切換到慢速和時鐘從慢速切換到快速時時鐘切換子模塊輸入輸出的波形圖。如圖3所示，在1時刻，慢速時鐘使能輸入信號slowclockenable變?yōu)楦?，使能慢速時鐘，選擇慢速時鐘作為輸出。在時刻2，輸出時鐘從快速切換到慢速同時第一控制信號slow—sync—fr變?yōu)橛行АＴ?時刻，由于乂人屬沖莫塊的時鐘已經(jīng)切換到慢速并且快速時鐘上升沿與慢速時鐘上升沿在該時刻不同步，需要進(jìn)行總線傳輸請求慢速處理，所以第二控制信號not一sync信號有效。如圖4所示，在1時刻，由于從屬模塊的時鐘為慢速并且快速時鐘上升沿與慢速時鐘上升沿在該時刻不同步，需要進(jìn)行總線傳輸請求慢速處理，所以第二控制信號not—sync有效。在2時刻，慢速時鐘使能輸入信號slowclockenable變?yōu)榈停皇鼓苈贂r鐘，選擇快速時鐘作為輸出。在3時刻，輸出時鐘從慢速切換到快速同時第一控制信號slow_sync_fr變?yōu)闊o效。如圖5所示，時鐘切換子模塊由第一至第五這五個寄存器REGl,REG2,REG3,REG4，REG5、第一至第三這三個二輸入與門AND1,AND2,AND3和一個二輸入第一或門OR1組成，其中第一寄存器REG1和第四寄存器REG4為上升沿觸發(fā)寄存器，第二寄存器REG2、第三寄存器REG3和第五寄存器REG5為下降沿觸發(fā)寄存器；慢速時鐘使能輸入信號slowclockenable連接第一寄存器REG1的數(shù)據(jù)輸入端，慢速時鐘信號slowclock分別連接第一寄存器REG1的時鐘輸入端、第二寄存器REG2的時鐘輸入端、第一與門AND1的一個輸入端和第二與門AND2的一個輸入端，快速時鐘信號fastclock分別連接第三寄存器REG3的時鐘輸入端、第四寄存器REG4的時鐘輸入端、第五寄存器REG5的時鐘輸入端和第三與門AND3的一個輸入端，第一寄存器REG1的數(shù)據(jù)輸出端連接第二寄存器REG2的數(shù)據(jù)輸入端，第二寄存器REG2的數(shù)據(jù)輸出端分別連接第三寄存器REG3的數(shù)據(jù)輸入端、第一與門AND1的另一個輸入端和第二與門AND2的另一個輸入端，第三寄存器REG3的反相數(shù)據(jù)輸出端連接第三與門AND3的另一個輸入端，第二與門AND2的輸出端連接第一或門0R1的一個輸入端，第三與門AND3的輸出端連接第一或門OR1的另一個輸入端，第一或門OR1的輸出端輸出從屬模塊SLAVE的輸入時鐘信號slaveclock,第三寄存器REG3的數(shù)據(jù)輸出端連接第四寄存器REG4的數(shù)據(jù)輸入端，第四寄存器REG4的數(shù)據(jù)輸出端輸出第一控制信號slow一sync—fr,第一與門AND1的輸出端連接第五寄存器REG5的數(shù)據(jù)輸入端，第五寄存器REG5的數(shù)據(jù)輸出端輸出第二控制信號not—sync。從圖5可以看出，第一寄存器REG1和第二寄存器REG2組成一個慢速時鐘域同步器，將慢速時鐘使能輸入信號slow一clock一enable同步到慢速時鐘域。用同步后的慢速時鐘使能輸入信號slow一clock一enable切換兩個時鐘能夠保證切出的時鐘始終保持50%的占空比。同時利用下降沿觸發(fā)的第二寄存器REG2的輸出切換時鐘，保證時鐘信號只在下降沿時才纟皮切換從而避免了竟?fàn)幒碗U象的發(fā)生。第一控制信號slow—sync_fr表明當(dāng)前輸出的從屬模塊時鐘是快速時鐘還是慢速時鐘。當(dāng)此信號有效時(高電平)，則當(dāng)前輸出的從屬模塊時鐘為慢速時鐘；當(dāng)此信號無效時(低電平)，則當(dāng)前輸出的從屬模塊時鐘為快速時鐘。第二控制信號not_sync表明輸出時鐘變?yōu)槁贂r鐘之后，快速時鐘和慢速時鐘的上升沿不同步的時刻，同時也用該信號表明需要進(jìn)行總線傳輸請求慢速處理的時刻。2、請求處理子模塊請求處理子模塊接受時鐘切換子模塊輸出的第二控制信號not—sync的控制，對總線請求信號進(jìn)行處理。如果第二控制信號not—sync無效(為低電平)，則不對總線請求信號進(jìn)行任何處理；如果第二控制信號not一sync有效(為高電平)，則將總線傳輸請求信號鎖存延時一個周期并將延時一個周期后的總線傳輸請求信號輸出給從屬模塊。請求處理子模塊的輸入輸出功能時序圖如圖6所示。根據(jù)CLB總線協(xié)議，11CLB總線請求總是以一個快速時鐘周期的形式出現(xiàn)，并且在所處快速時鐘域的時鐘上升沿時被采樣。圖6中，對于在1時刻發(fā)生2時刻結(jié)束的請求A，由于快慢兩個時鐘的上升沿在2時刻重合——第二控制信號not—sync無效，所以不論是在快速時鐘域內(nèi)還是在慢速時鐘域內(nèi)，該請求都能在2時刻被采樣到。但是對于3時刻發(fā)生4時刻結(jié)束的請求B,由于快慢兩個時鐘的上升沿在4時刻不重合——第二控制信號not_sync有效，所以慢速時鐘就不會在時刻4采樣到該請求而只會等到時刻5的上升沿到來時采樣該請求，但是此時該請求已經(jīng)結(jié)束，所以慢速時鐘域的從屬模塊就會丟失該請求從而導(dǎo)致總線錯誤。因此必須將該請求鎖存一個周期將其延長到時刻5，才能保證處于慢速時鐘域的從屬模塊能夠采樣到請求B，見圖6中的processedCLB—req所示，對應(yīng)請求B的請求已被鎖存一個周期將其延長到時刻5。如圖7所示，請求處理子模塊用于處理CLB總線發(fā)送給從屬模塊SLAVE的傳輸請求輸入信號，該子模塊由一個請求控制處理電路、一組寄存器REGS和一個二選一選通器組成，其中一組寄存器REGS均為上升沿觸發(fā)寄存器，一組寄存器REGS的數(shù)量與需要鎖存的信號數(shù)量相同。所述傳輸請求信號分成兩路，一路連接到二選一選通器的一輸入端，另一路連接到一組寄存器REGS的數(shù)據(jù)輸入端，快速時鐘信號fastclock分別連接一組寄存器REGS的時鐘輸入端，請求控制處理電路的輸入信號包括第二控制信號not—sync以及所述傳輸請求輸入信號中的從模塊使能信號mod—en、總線傳輸請求信號p—treq—b、總線傳輸忙信號p—tbusy—b、總線發(fā)給從模塊的正常結(jié)束握手信號p—ta—b和總線發(fā)給從模塊的非正常結(jié)束握手信號pjea一b,請求控制處理電路產(chǎn)生的輸出信號有鎖存使能信號save—request和選通控制信號slow—request,鎖存使能信號save—request分別連接一組寄存器REGS的使能端，一組寄存器REGS的數(shù)據(jù)輸出端連接二選一選通器的另一輸入端，選通控制信號slow—request連接二選一選通器的選通控制端，二選一選通器的輸出端連4妻從屬一莫塊SLAVE。從圖7中可以看出，CLB總線傳輸請求輸入信號分成兩路，一路輸入到二選一選擇器的0號輸入端；另一路輸入到快速時鐘上升沿鎖存的一組寄存器REGS的數(shù)據(jù)輸入端，然后把延時一個周期的輸出信號再輸入到二選一選擇器的1號輸入端。鎖存使能信號save—request控制一組寄存器REGS何時鎖存輸入信號。當(dāng)有總線傳輸請求并且該請求處于第二控制信號not_sync需要鎖存一個時鐘周期時刻時，則鎖存使能信號save—request輸出高電平，打開一組寄存器REGS鎖存CLB總線傳輸請求信號。選通控制信號slow—request從二選一選擇器的兩路輸入中選擇一個作為輸出。當(dāng)此信號為高時選擇鎖存了一個時鐘周期之后的總線傳輸請求命令給從屬模塊；當(dāng)此信號為低時選擇沒有處理的總線傳輸請求給從屬才莫塊。鎖存使能信號save—request和選通控制信號slow_request直接由請求控制處理電路產(chǎn)生。如圖8和圖10所示，請求控制處理電路包括有效請求產(chǎn)生電路(圖10)和控制信號產(chǎn)生電路(圖8)。見圖10,有效請求產(chǎn)生電路由第七至第九這三個二輸入與門AND7，AND8，AND9、第二反相器INV2和一個二輸入與非門NAND組成，總線發(fā)給從模塊的正常結(jié)束握手信號p—ta—b和總線發(fā)給從模塊的非正常結(jié)束握手信號p_tea—b連接第七與門AND7的兩個輸入端，第七與門AND7的輸出端連接與非門NAND的一個輸入端，總線傳輸忙信號p_tbusy—b連接與非門NAND的另一個輸入端，與非門NAND的輸出端連接第八與門AND8的一個輸入端，總線傳輸請求信號p—treq—b經(jīng)第二反相器INV2后連4妻第八與門AND8的另一個輸入端，第八與門AND8的輸出端連接第九與門AND9的一個輸入端，從模塊使能信號mod—en連接第九與門AND9的另一個輸入端，第九與門AND9的輸出端產(chǎn)生有效請求信號valid_request。見圖8，控制信號產(chǎn)生電路包括一個二輸入的第四與門AND4和一個上升沿觸發(fā)的第六寄存器REG6，所述有效請求信號valid—request和第二控制信號not_sync連接第四與門AND4的兩個錯^入端，第四與門AND4的輸出端產(chǎn)生鎖存使能信號save—request,同時第四與門AND4的輸出端連接第六寄存器REG6的數(shù)據(jù)輸入端，快速時鐘信號fastclock連接第六寄存器REG6的時鐘輸入端，第六寄存器REG6的數(shù)據(jù)輸出端產(chǎn)生選通控制信號slow一request。在請求處理子模塊中，從模塊使能信號mod—en和總線傳輸請求信號p—treq—b有兩種處理方式第一種是將這兩個信號由請求控制處理電路中的控制信號產(chǎn)生電路來處理；第二種是將這兩個信號和其他總線傳輸請求輸入信號一樣利用一組寄存器REGS鎖存的方法進(jìn)行處理。對于第一種處理方式，除去從模塊使能信號mod_en和總線傳輸請求信號pjreqj之外，把所有其余的CLB總線傳輸請求輸入信號分成兩路，一路輸入到二選一選擇器的0號輸入端；另一路輸入到快速時鐘上升沿鎖存的一組寄存器REGS的數(shù)據(jù)輸入端，然后把延時一個周期的輸出信號再輸入到二選一選擇器的1號輸入端。而從模塊使能信號mod—en和總線傳輸請求信號p—treq_b的處理是在控制信號產(chǎn)生電路中增加相應(yīng)的處理電路，如圖9所示，控制信號產(chǎn)生電路還包括第一反相器INV1、第五與門AND5、第六與門AND6、第二或門OR2以及第三或門OR3,第六寄存器REG6的輸出端經(jīng)第一反相器INV1后連接第五與門AND5的一個輸入端，從模塊使能信號mod一en連接第五與門AND5的另一個輸入端，第五與門AND5的輸出端連接第二或門OR2的一個輸入端，第六寄存器REG6的輸出端連接第二或門OR2的另一個輸入端，第二或門OR2的輸出端連接從屬模塊SLAVE;第六寄存器REG6的輸出端連接第三或門OR3的一個輸入端，總線傳輸請求信號pjreq_b連接第三或門OR3的另一個輸入端，第三或門OR3的輸出端連接第六與門AND6的一個輸入端，第六寄存器REG6的輸出端經(jīng)第一反相器INV1后連接第六與門AND6的另一個輸入端，第六與門AND6的輸出端連接從屬模塊SLAVE。這里采用純組合邏輯實現(xiàn)以上兩個信號的快慢速切換邏輯是出于縮小面積的考慮，因為采用寄存器半導(dǎo)體占用面積大。3、響應(yīng)處理子模塊響應(yīng)處理子模塊接受時鐘切換子模塊輸出的第二控制信號not_sync和第一控制信號slow—sync—fr的控制，處理從屬模塊發(fā)送給CLB總線的響應(yīng)信號。當(dāng)?shù)谝豢刂菩盘杝low—sync—fr有效時，則說明從屬模塊正在使用慢速時鐘。根據(jù)CLB協(xié)議，該響應(yīng)信號會持續(xù)一個慢速時鐘周期，如圖11中slave—adc一b信號所示。在l時刻，慢速從屬模塊發(fā)出響應(yīng)信號，該響應(yīng)信號會延續(xù)到時刻3。^旦是快速CLB總線會在時刻2和時刻3重復(fù)采樣到2次響應(yīng)信號，這會導(dǎo)致總線傳輸錯誤。所以必須對慢速從屬模塊的響應(yīng)信號進(jìn)行處理之后才能發(fā)送給CLB總線，處理結(jié)果如圖11中的processedslave—ack一b信號所示，在時刻2與時刻3之間processedslave_ack—b信號截短周期，使快速CLB總線在時刻3采樣到響應(yīng)信號。當(dāng)?shù)谝豢刂菩盘杝low一sync一fr無效時，則說明從屬模塊正在使用快速時鐘，快速從屬模塊發(fā)出的響應(yīng)信號會持續(xù)一個快速時鐘周期。如圖11的時刻4到時刻5。CLB總線只會在時刻5采樣到該響應(yīng)信號。所以不用對響應(yīng)信號進(jìn)行處理就可以發(fā)送該信號給CLB總線。如圖12所示，響應(yīng)處理子模塊處理從屬模塊SLAVE發(fā)送給CLB總線的響應(yīng)信號，該響應(yīng)信號為從^t塊發(fā)給總線的正常結(jié)束握手信號slave一ta—b和從模塊發(fā)給總線的非正常結(jié)束握手信號slave—tea—b，響應(yīng)處理子模塊由第十、第十一這兩個二輸入與門ANDIO、ANDll、一個上升沿觸發(fā)的第七寄存器REG7和第四至第六這三個二輸入或門OR4、OR5、OR6組成，從模塊發(fā)給總線的正常結(jié)束握手信號slave—ta一b和從模塊發(fā)給總線的非正常結(jié)束握手信號slave_tea_b連接第十與門AND10的兩個輸入端，第十與門AND10的輸出端連接第七寄存器REG7的數(shù)據(jù)輸入端，慢速時鐘信號slowclock連接第七寄存器REG7的時鐘輸入端，第七寄存器REG7的數(shù)據(jù)輸出端連接第四或門OR4的一個輸入端，第二控制信號not一sync連接第四或門OR4的另一個輸入端，第四或門OR4的輸出端連接第十一與門AND11的一個輸入端，第一控制信號slow_sync_fr連接第十一與門ANDll的另一個輸入端，第十一與門ANDll的輸出端分別連接第五或門OR5和第六或門OR6的一個輸入端，從模塊發(fā)給總線的正常結(jié)束握手信號slave—ta—b連接第五或門OR5的另一個輸入端，從模塊發(fā)給總線的非正常結(jié)束握手信號slave—tea—b連接第六或門OR6的另一個輸入端，第五或門OR5和第六或門OR6的輸出端連接CLB總線。經(jīng)過實際的工程檢驗，應(yīng)用本專利可以較方便的實現(xiàn)高速CLB總線請求的低速轉(zhuǎn)換以及低速從設(shè)備握手信號的高速轉(zhuǎn)換。同時可將本專利應(yīng)用于任何的CLB從屬模塊用于該設(shè)備的降速。本專利還可以在不重新啟動芯片的情況下的對芯片從屬模塊的工作速度進(jìn)行切換。它可以較好的解決CLB從屬設(shè)備高度和低速切換的問題?！禖LB總線協(xié)議附錄》CLB(ChinacoreLocalBus)總線是蘇州國芯科技有限公司基于摩托羅拉公司的MLB(MotorolaLocalBus)改進(jìn)開發(fā)的高速開放式總線結(jié)構(gòu)。該總線的信號列表如表一所示。表一CLB信號列表及功能說明信號名稱信號方向(對總線從模塊來說)Descriptionmod—sn輸入從模塊使能信號，高電平有效p—treq—b輸入總線傳輸請求信號，低電平有效p—tbusy—b輸入總線傳輸忙信號，低電平有效p—ta—b輸入總線發(fā)給從模塊的正常結(jié)束握手信號，低電平有效p—tea—b輸入總線發(fā)給從模塊的非正常結(jié)束握手信號，低電平有效p_tsiz—b[l:0]輸入總線傳輸數(shù)據(jù)大小00:32位(全字);01:8位(字節(jié))；10:16位(半字);11:沒有定義。p—rw—b輸入總線傳輸讀寫信號0:寫；1:讀。15<table>tableseeoriginaldocumentpage16</column></row><table>CLB總線讀操作時序如圖13所示。1:有總線傳輸請求(時鐘上升延1之前p—treq_b有效)，而且總線傳輸狀態(tài)為不忙(時鐘上升延1之前p一tbusyj3無效)，所以該請求有效。從模塊采樣并鎖存時鐘上升延1之前的p一addr,p—tsiz_b和p_rw—b等傳輸信息，確認(rèn)該請求A為讀數(shù)據(jù)請求并鎖存相關(guān)請求信息。從該時刻開始總線發(fā)出下一個傳輸請求B。2:有新的總線傳輸請求B(時鐘上升延2之前p—treq_b有效)，但是總線傳輸忙(時鐘上升延2之前p_tbusy_b有效)，所以該總線傳輸請求無效。從模塊正在處理總線發(fā)出的上一請求?？偩€繼續(xù)發(fā)出傳輸請求B。3:有總線傳輸請求B(時鐘上升延3之前p_treq_b有效)，雖然總線傳輸忙(時鐘上升延3之前p一tbusy—b有效)但是從模塊已經(jīng)處理完上一傳輸請求A(時鐘上升延3之前p—ta—b有效)，所以該總線傳輸請求B有效。從模塊采樣時鐘上升延3之前的p—addr,p—tsiz—b和p—rw—b等傳輸信息，確認(rèn)該請求B為讀數(shù)據(jù)請求并鎖存相關(guān)請求信息。從該時刻開始總線發(fā)出下一個傳輸請求C。4:有總線傳輸請求C(時鐘上升延4之前p—treq_b有效)，但是總線傳輸忙(時鐘上升延4之前p—tbusy—b有效)，所以該總線傳輸請求無效。從模塊正在處理總線發(fā)出的上一請求。總線繼續(xù)發(fā)出該請求C。5:有總線傳輸請求C(時鐘上升延5之前p一treqj)有效)，雖然總線傳輸忙(時鐘上升延5之前p一tbusy—b有效)但是從模塊已經(jīng)處理完上一傳輸請求B(時鐘上升延3之前p_ta_b有效)，所以該總線傳輸請求C有效。從模塊采樣時鐘上升延5之前的p—addr，p一tsiz—b和p—rw—b等傳輸信息，確認(rèn)該請求C為讀數(shù)據(jù)請求并鎖存相關(guān)請求信息。由于沒有總線傳輸請求所以從該時刻開始總線停止發(fā)出總線傳輸請求(時鐘上升延5之后p—treq—b無效)。6:無總線傳輸請求(時鐘上升延6之前p_treq_b無效)，但是由于從模塊還沒有響應(yīng)上一傳輸請求C所以總線傳輸忙(時鐘上升延6之前p—tbusy—b有效)。7:無總線傳輸請求(時鐘上升延7之前p—treq_b無效)。從模塊已經(jīng)處理完上一傳輸請求C(時鐘上升延7之前p—ta—b有效)。由于沒有總線傳輸請求而且從模塊已經(jīng)完成上一傳輸請求所以從時鐘上升延7之后，總線狀態(tài)變?yōu)榭臻e(時鐘上升延7之后p—tbusy_b無效)。8:無總線傳輸請求(時鐘上升延8之前p_treq_b無效)，總線空閑(時鐘上升延8之前p—tbusy—b無效)，所以總線為空閑。CLB總線寫操作時序如圖14所示。1:有總線傳輸請求(時鐘上升延1之前p—treq_b有效)，而且總線傳輸狀態(tài)為不忙(時鐘上升延1之前p一tbusy—b無效)，所以該請求有效。從模塊采樣并鎖存時鐘上升延1之前的p_data—in,p—addr,p—tsiz—b和p_rw—b等傳輸信息，確認(rèn)該請求A為寫數(shù)據(jù)請求并鎖存相關(guān)請求信息。從該時刻開始總線發(fā)出下一個傳輸請求B。2:有新的總線傳輸請求B(時鐘上升延2之前pjreq一b有效)，但是總線傳輸忙(時鐘上升延2之前p—tbusy—b有效)，所以該總線傳輸請求無效。從模塊正在處理總線發(fā)出的上一請求?？偩€繼續(xù)發(fā)出傳輸請求B。3:有總線傳輸請求B(時鐘上升延3之前p—treq—b有效)，雖然總線傳輸忙(時鐘上升延3之前p—tbusy_b有效)但是從才莫塊已經(jīng)處理完上一傳輸請求A(時鐘上升延3之前pja—b有效)，所以該總線傳輸請求B有效。從模塊采樣時鐘上升延3之前的p—addr，p—tsiz—b和p—rw—b等傳輸信息，確認(rèn)該請求B為寫數(shù)據(jù)請求并鎖存相關(guān)請求信息。從該時刻開始總線發(fā)出下一個傳輸請求C。4:有總線傳輸請求C(時鐘上升延4之前p_treq—b有效)，但是總線傳輸忙(時鐘上升延4之前p—tbusy—b有效)，所以該總線傳輸請求無效。從模塊正在處理總線發(fā)出的上一請求?？偩€繼續(xù)發(fā)出該請求C。5:有總線傳輸請求C(時鐘上升延5之前p_treq_b有效)，雖然總線傳輸忙(時鐘上升延5之前p—tbusy_b有效)但是從模塊已經(jīng)處理完上一傳輸請求B(時鐘上升延3之前p—ta—b有效)，所以該總線傳輸請求C有效。從模塊采樣時鐘上升延5之前的p一addr,p_tsiz_b和p_rw_b等傳輸信息，確認(rèn)該請求C為寫數(shù)據(jù)請求并鎖存相關(guān)請求信息。由于沒有總線傳輸請求所以從該時刻開始總線停止發(fā)出總線傳輸請求(時鐘上升延5之后p—treq_b無效)。6:無總線傳輸請求(時鐘上升延6之前p一treqj無效)，但是由于從模塊還沒有響應(yīng)上一傳輸請求C所以總線傳輸忙〔時鐘上升延6之前p—tbusy一b有效)。7:無總線傳輸請求(時鐘上升延7之前p—treq_b無效)。從模塊已經(jīng)處理完上一傳輸請求C(時鐘上升延7之前p_ta_b有效)。由于沒有總線傳輸請求而且從模塊已經(jīng)完成上一傳輸請求所以從時鐘上升延7之后，總線狀態(tài)變?yōu)榭臻e(時鐘上升延7之后p_tbusy—b無效)。8:無總線傳輸請求(時鐘上升延8之前p—treq_b無效)，總線空閑(時鐘上升延8之前p_tbusy_b無效)，所以總線為空閑。權(quán)利要求1、一種實現(xiàn)CLB總線與從屬模塊之間高低速切換的橋接器，其特征在于所述橋接器連接在CLB總線與從屬模塊(SLAVE)之間，用于切換從屬模塊(SLAVE)的工作頻率，該橋接器由時鐘切換子模塊、請求處理子模塊和響應(yīng)處理子模塊組成；所述時鐘切換子模塊根據(jù)慢速時鐘使能輸入信號(slowclockenable)為高電平或低電平的值，從快速時鐘信號(fastclock)和快速時鐘信號時鐘頻率一半的慢速時鐘信號(slowclock)中選擇一種輸出作為從屬模塊(SLAVE)的輸入時鐘信號(slaveclock)，同時輸出第一控制信號(slow_sync_fr)和第二控制信號(not_sync)這兩個控制信號；時鐘切換子模塊由第一至第五這五個寄存器(REG1，REG2，REG3，REG4，REG5)、第一至第三這三個二輸入與門(AND1，AND2，AND3)和一個二輸入第一或門(OR1)組成，其中第一寄存器(REG1)和第四寄存器(REG4)為上升沿觸發(fā)寄存器，第二寄存器(REG2)、第三寄存器(REG3)和第五寄存器(REG5)為下降沿觸發(fā)寄存器；慢速時鐘使能輸入信號(slowclockenable)連接第一寄存器(REG1)的數(shù)據(jù)輸入端，慢速時鐘信號(slowclock)分別連接第一寄存器(REG1)的時鐘輸入端、第二寄存器(REG2)的時鐘輸入端、第一與門(AND1)的一個輸入端和第二與門(AND2)的一個輸入端，快速時鐘信號(fastclock)分別連接第三寄存器(REG3)的時鐘輸入端、第四寄存器(REG4)的時鐘輸入端、第五寄存器(REG5)的時鐘輸入端和第三與門(AND3)的一個輸入端，第一寄存器(REG1)的數(shù)據(jù)輸出端連接第二寄存器(REG2)的數(shù)據(jù)輸入端，第二寄存器(REG2)的數(shù)據(jù)輸出端分別連接第三寄存器(REG3)的數(shù)據(jù)輸入端、第一與門(AND1)的另一個輸入端和第二與門(AND2)的另一個輸入端，第三寄存器(REG3)的反相數(shù)據(jù)輸出端連接第三與門(AND3)的另一個輸入端，第二與門(AND2)的輸出端連接第一或門(OR1)的一個輸入端，第三與門(AND3)的輸出端連接第一或門(OR1)的另一個輸入端，第一或門(OR1)的輸出端輸出從屬模塊(SLAVE)的輸入時鐘信號(slaveclock)，第三寄存器(REG3)的數(shù)據(jù)輸出端連接第四寄存器(REG4)的數(shù)據(jù)輸入端，第四寄存器(REG4)的數(shù)據(jù)輸出端輸出第一控制信號(slow_sync_fr)，第一與門(AND1)的輸出端連接第五寄存器(REG5)的數(shù)據(jù)輸入端，第五寄存器(REG5)的數(shù)據(jù)輸出端輸出第二控制信號(not_sync)；所述請求處理子模塊用于處理CLB總線發(fā)送給從屬模塊(SLAVE)的傳輸請求輸入信號，該子模塊由一個請求控制處理電路、一組寄存器(REGS)和一個二選一選通器組成，其中一組寄存器(REGS)均為上升沿觸發(fā)寄存器；所述傳輸請求信號分成兩路，一路連接到二選一選通器的一輸入端，另一路連接到一組寄存器(REGS)的數(shù)據(jù)輸入端，快速時鐘信號(fastclock)分別連接一組寄存器(REGS)的時鐘輸入端，請求控制處理電路的輸入信號包括第二控制信號(not_sync)以及所述傳輸請求輸入信號中的從模塊使能信號(mod_en)、總線傳輸請求信號(p_treq_b)、總線傳輸忙信號(p_tbusy_b)、總線發(fā)給從模塊的正常結(jié)束握手信號(p_ta_b)和總線發(fā)給從模塊的非正常結(jié)束握手信號(p_tea_b)，請求控制處理電路產(chǎn)生的輸出信號有鎖存使能信號(save_request)和選通控制信號(slow_request)，鎖存使能信號(save_request)分別連接一組寄存器(REGS)的使能端，一組寄存器(REGS)的數(shù)據(jù)輸出端連接二選一選通器的另一輸入端，選通控制信號(slow_request)連接二選一選通器的選通控制端，二選一選通器的輸出端連接從屬模塊(SLAVE)；所述請求控制處理電路包括有效請求產(chǎn)生電路和控制信號產(chǎn)生電路，有效請求產(chǎn)生電路由第七至第九這三個二輸入與門(AND7，AND8，AND9)、第二反相器(INV2)和一個二輸入與非門(NAND)組成，總線發(fā)給從模塊的正常結(jié)束握手信號(p_ta_b)和總線發(fā)給從模塊的非正常結(jié)束握手信號(p_tea_b)連接第七與門(AND7)的兩個輸入端，第七與門(AND7)的輸出端連接與非門(NAND)的一個輸入端，總線傳輸忙信號(p_tbusy_b)連接與非門(NAND)的另一個輸入端，與非門(NAND)的輸出端連接第八與門(AND8)的一個輸入端，總線傳輸請求信號(p_treq_b)經(jīng)第二反相器(INV2)后連接第八與門(AND8)的另一個輸入端，第八與門(AND8)的輸出端連接第九與門(AND9)的一個輸入端，從模塊使能信號(mod_en)連接第九與門(AND9)的另一個輸入端，第九與門(AND9)的輸出端產(chǎn)生有效請求信號(valid_request)；控制信號產(chǎn)生電路包括一個二輸入的第四與門(AND4)和一個上升沿觸發(fā)的第六寄存器(REG6)，所述有效請求信號(valid_request)和第二控制信號(not_sync)連接第四與門(AND4)的兩個輸入端，第四與門(AND4)的輸出端產(chǎn)生鎖存使能信號(save_request)，同時第四與門(AND4)的輸出端連接第六寄存器(REG6)的數(shù)據(jù)輸入端，快速時鐘信號(fastclock)連接第六寄存器(REG6)的時鐘輸入端，第六寄存器(REG6)的數(shù)據(jù)輸出端產(chǎn)生選通控制信號(slow_request)；所述響應(yīng)處理子模塊處理從屬模塊(SLAVE)發(fā)送給CLB總線的響應(yīng)信號，該響應(yīng)信號為從模塊發(fā)給總線的正常結(jié)束握手信號(slave_ta_b)和從模塊發(fā)給總線的非正常結(jié)束握手信號(slave_tea_b)，響應(yīng)處理子模塊由第十、第十一這兩個二輸入與門(AND10、AND11)、一個上升沿觸發(fā)的第七寄存器(REG7)和第四至第六這三個二輸入或門(OR4、OR5、OR6)組成，從模塊發(fā)給總線的正常結(jié)束握手信號(slave_ta_b)和從模塊發(fā)給總線的非正常結(jié)束握手信號(slave_tea_b)連接第十與門(AND10)的兩個輸入端，第十與門(AND10)的輸出端連接第七寄存器(REG7)的數(shù)據(jù)輸入端，慢速時鐘信號(slowclock)連接第七寄存器(REG7)的時鐘輸入端，第七寄存器(REG7)的數(shù)據(jù)輸出端連接第四或門(OR4)的一個輸入端，第二控制信號(not_sync)連接第四或門(OR4)的另一個輸入端，第四或門(OR4)的輸出端連接第十一與門(AND11)的一個輸入端，第一控制信號(slow_sync_fr)連接第十一與門(AND11)的另一個輸入端，第十一與門(AND11)的輸出端分別連接第五或門(OR5)和第六或門(OR6)的一個輸入端，從模塊發(fā)給總線的正常結(jié)束握手信號(slave_ta_b)連接第五或門(OR5)的另一個輸入端，從模塊發(fā)給總線的非正常結(jié)束握手信號(slave_tea_b)連接第六或門(OR6)的另一個輸入端，第五或門(OR5)和第六或門(OR6)的輸出端連接CLB總線。2、根據(jù)權(quán)利要求1所述的橋接器，其特征在于所述控制信號產(chǎn)生電路還包括第一反相器(INV1)、第五與門(AND5)、第六與門(AND6)、第二或門(OR2)以及第三或門〔OR3),第六寄存器(REG6)的輸出端經(jīng)第一反相器(INV1)后連接第五與門(AND5)的一個輸入端，從模塊使能信號(mod—en)連接第五與門(AND5)的另一個輸入端，第五與門(AND5)的輸出端連接第二或門(OR2)的一個輸入端，第六寄存器(REG6)的輸出端連接第二或門(OR2)的另一個輸入端，第二或門(OR2)的輸出端連接從屬模塊(SLAVE);第六寄存器(REG6)的輸出端連接第三或門(OR3)的一個輸入端，總線傳輸請求信號(p—treq_b)連接第三或門(OR3)的另一個輸入端，第三或門(OR3)的輸出端連接第六與門(AND6)的一個輸入端，第六寄存器(REG6)的輸出端經(jīng)第一反相器(INV1)后連接第六與門(AND6)的另一個輸入端，第六與門(AND6)的輸出端連接從屬模塊(SLAVE)。全文摘要本發(fā)明以CLB總線為基礎(chǔ)，提出了一種能夠?qū)崿F(xiàn)CLB總線與從屬模塊之間高低速度切換的橋接器，該橋接器由時鐘切換子模塊、請求處理子模塊和響應(yīng)處理子模塊組成，用于切換從屬模塊的時鐘頻率。使用該橋接器就可以方便的解決高速CLB總線與掛接在高速CLB總線上的低速從屬模塊之間的速度銜接問題。與直接修改從屬模塊相比，使用橋接器能夠提高修改的通用性和可移植性，在不對從屬模塊進(jìn)行任何改動的前提下，將橋接器連接在高速CLB總線和需要調(diào)整的CLB從屬模塊之間即可。如果有多個從屬模塊需要調(diào)整時，使用橋接器可以大大降低工作量。文檔編號G06F13/42GK101556571SQ200910029768公開日2009年10月14日申請日期2009年4月8日優(yōu)先權(quán)日2009年4月8日發(fā)明者于麥口,張艷麗,徐小宇,峰林,肖佐楠,茳鄭申請人:蘇州國芯科技有限公司