專利名稱：電路及其設(shè)計(jì)方法、電子裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種時(shí)鐘信號(hào)的發(fā)送電路及其設(shè)計(jì)方法。
背景技術(shù)：
通常，包括個(gè)人計(jì)算機(jī)等在內(nèi)的電子設(shè)備使用標(biāo)準(zhǔn)的存儲(chǔ)裝置，例如雙
數(shù)據(jù)率(DDR2，即Double Data Rate 2)同步動(dòng)態(tài)存儲(chǔ)器(SDRAM)。為了 充分保證存儲(chǔ)容量等目的，多數(shù)這種存儲(chǔ)裝置都被置于電子設(shè)備中。圖2為 具有這種結(jié)構(gòu)的電路的示例性的結(jié)構(gòu)示意圖。
該電路包括由導(dǎo)線103和104連接的控制IC 101以及多個(gè)(例如4個(gè)) SDRAM 102a-102d。此外，控制IC 101具有時(shí)鐘信號(hào)輸出部111和數(shù)據(jù)輸入 和輸出部112，其中時(shí)鐘信號(hào)輸出部111用于輸出預(yù)定時(shí)鐘信號(hào)，且數(shù)據(jù)輸 入和輸出部112用于提供各種數(shù)據(jù)至SDRAM 102a-102d，或從SDRAM 102a-102d接收各種數(shù)據(jù)。
這種電路通過時(shí)鐘信號(hào)(外部時(shí)鐘)能夠使SDRAM 102a-102d同步地 讀取或?qū)懭霐?shù)據(jù)，其中該時(shí)鐘信號(hào)(外部時(shí)鐘)由時(shí)鐘信號(hào)輸出部lll通過 導(dǎo)線103發(fā)送。需要注意的是，該時(shí)鐘信號(hào)從時(shí)鐘信號(hào)輸出部lll傳送，并 且在分支節(jié)點(diǎn)103b處分開后，將其分給SDRAM 102a-102d。
此外，由時(shí)鐘信號(hào)輸出部111提供時(shí)鐘信號(hào)給數(shù)據(jù)輸入和輸出部112， 并且該數(shù)據(jù)輸入和輸出部112通過該時(shí)鐘信號(hào)通過導(dǎo)線104同步地執(zhí)行來自 或到達(dá)SDRAM 102a-102d的數(shù)據(jù)的輸入和輸出。
需要注意的是，在SDRAM 102a-102d中進(jìn)行寫入數(shù)據(jù)的操作時(shí)，例如， 希望在SDRAM 102a-102d中執(zhí)行寫入操作的延遲時(shí)間能夠盡可能小于要被 寫入的數(shù)據(jù)通過導(dǎo)線104到達(dá)SDRAM 102a-102d的時(shí)間。
然而，即使對(duì)于每個(gè)操作采用通用(common)的時(shí)鐘信號(hào)，也會(huì)出現(xiàn) 由于發(fā)送延時(shí)而產(chǎn)生時(shí)間差的情況，其中該時(shí)間差出現(xiàn)在下述兩個(gè)時(shí)間周期 之間， 一個(gè)時(shí)間周期為從數(shù)據(jù)輸入和輸出部112接收到時(shí)鐘信號(hào)直到數(shù)據(jù)通過導(dǎo)線104到達(dá)SDRAM 102a-102d，另一個(gè)時(shí)間周期為直到SDRAM 102a-102d通過導(dǎo)線103接收到時(shí)鐘信號(hào)。
因此，當(dāng)設(shè)計(jì)這種電路時(shí)，如圖2所示，在每條導(dǎo)線103的每個(gè)分支處 都布置線長(zhǎng)調(diào)整部103a。被布置的線長(zhǎng)調(diào)整部103a用于調(diào)整導(dǎo)線103的長(zhǎng) 度，以調(diào)整時(shí)鐘信號(hào)的發(fā)送延遲時(shí)間(導(dǎo)線越長(zhǎng)，延遲時(shí)間越長(zhǎng))。如圖2 所示的線長(zhǎng)調(diào)整部103a采用彎曲圖案，以有意增加導(dǎo)線103的長(zhǎng)度，從而 增加了 SDRAM 102a-102d的時(shí)鐘信號(hào)的發(fā)送延遲時(shí)間。
因此，根據(jù)上文所述，通過調(diào)整導(dǎo)線的長(zhǎng)度能夠減小時(shí)間差，以能夠在 SDRAM 102a-102d中更合適地執(zhí)行寫入數(shù)據(jù)的操作。需要注意的是，下文所 列舉的文件公開了本發(fā)明的技術(shù)領(lǐng)域中的現(xiàn)有技術(shù)。
JP-A-2004-110103
JP-A-2000-267756
JP-A-2006-54348
JP-A-2000-122751
JP-A-2000-148282
然而，當(dāng)線長(zhǎng)調(diào)整部103a被置于如上文所述的每個(gè)分支處時(shí)，如果要 增加線長(zhǎng)調(diào)整部103a的長(zhǎng)度，需要增加所有分支的線長(zhǎng)調(diào)整部103a的線長(zhǎng)。 因此，整個(gè)導(dǎo)線103的長(zhǎng)度變得非常長(zhǎng)，由于線阻增加，使得功率損耗也將 增加。結(jié)果，造成施加至SDRAM 102a-102d的時(shí)鐘信號(hào)的電流量(quantity of current)不足。
如果時(shí)鐘信號(hào)的電流量不足，將造成時(shí)鐘信號(hào)的振幅水平下降或是時(shí)鐘 信號(hào)的波形衰減，從而不能精確地發(fā)送時(shí)鐘信號(hào)。因此，在SDRAM 102a-102d
中會(huì)造成數(shù)據(jù)寫入等故障。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種電路及其設(shè)計(jì)方法，該電路設(shè)計(jì)方法能夠調(diào) 整用于將時(shí)鐘信號(hào)發(fā)送至多個(gè)處理電路(例如SDRAM)的導(dǎo)線的長(zhǎng)度，并 且還能夠縮短導(dǎo)線的總長(zhǎng)度。
根據(jù)本發(fā)明的一種電路設(shè)計(jì)方法包括時(shí)鐘輸出電路和多個(gè)處理電路，該 時(shí)鐘輸出電路用于傳送時(shí)鐘信號(hào)，所述多個(gè)處理電路經(jīng)由時(shí)鐘發(fā)送導(dǎo)線接收來自該時(shí)鐘輸出電路的時(shí)鐘信號(hào)，以基于該時(shí)鐘信號(hào)執(zhí)行預(yù)定處理。該方法 包括將時(shí)鐘發(fā)送導(dǎo)線設(shè)計(jì)成具有預(yù)定長(zhǎng)度的方法，第一步將所述多個(gè)處 理電路的每個(gè)處理電路和任意點(diǎn)(作為"第一點(diǎn)")之間用多條導(dǎo)線連接， 以使多條導(dǎo)線實(shí)質(zhì)上具有相等的長(zhǎng)度(作為"第一長(zhǎng)度")；以及第二步 通過單條導(dǎo)線將該第一點(diǎn)連接至該時(shí)鐘輸出電路，并且該單條導(dǎo)線的長(zhǎng)度通 過該預(yù)定長(zhǎng)度減去該第一長(zhǎng)度得到。
根據(jù)上述方法，可以將時(shí)鐘發(fā)送導(dǎo)線的長(zhǎng)度設(shè)為預(yù)定長(zhǎng)度。因此，時(shí)鐘 信號(hào)的發(fā)送延遲時(shí)間可采用預(yù)定時(shí)間。此外，可以通過具有剩余長(zhǎng)度的單條 導(dǎo)線將該第一點(diǎn)連接至該時(shí)鐘輸出電路，以實(shí)現(xiàn)上述設(shè)置。結(jié)果，即使需要 較長(zhǎng)的導(dǎo)線實(shí)現(xiàn)上述設(shè)置，也足以增加該單條導(dǎo)線的長(zhǎng)度。因此，與需要增 加分支后的每條導(dǎo)線的長(zhǎng)度相比，該方法可以縮短用于時(shí)鐘發(fā)送導(dǎo)線的總長(zhǎng)
S進(jìn)一步而言，在上述的設(shè)計(jì)方法中，該預(yù)定長(zhǎng)度是足以使得該時(shí)鐘信號(hào) 的延遲時(shí)間成為預(yù)定時(shí)間的長(zhǎng)度，該時(shí)鐘信號(hào)的延遲時(shí)間是經(jīng)由時(shí)鐘發(fā)送導(dǎo) 線將該時(shí)鐘信號(hào)從該時(shí)鐘輸出電路發(fā)送至處理電路而導(dǎo)致的。上述方法可以 將處理電路中的時(shí)鐘信號(hào)的延遲時(shí)間調(diào)整至預(yù)定時(shí)間。
進(jìn)一步而言，在上述的設(shè)計(jì)方法中，該電路還可以包括數(shù)據(jù)輸出電路， 用于接收來自該時(shí)鐘信號(hào)輸出電路的時(shí)鐘信號(hào)，以便與該時(shí)鐘信號(hào)同步地發(fā) 送數(shù)據(jù)至處理電路，處理電路為存儲(chǔ)電路，用于與該時(shí)鐘信號(hào)同步地寫入發(fā) 送數(shù)據(jù)，以及預(yù)定時(shí)間實(shí)質(zhì)上等于從該時(shí)鐘信號(hào)輸出電路輸出時(shí)鐘信號(hào)至數(shù) 據(jù)到達(dá)處理電路的時(shí)間。
根據(jù)上述方法，實(shí)質(zhì)上可以同時(shí)將該時(shí)鐘信號(hào)和該數(shù)據(jù)發(fā)送至處理電路 (存儲(chǔ)電路)。因此，可以合適地執(zhí)行在該存儲(chǔ)電路中的寫入數(shù)據(jù)的處理。
進(jìn)一步而言，在上述的設(shè)計(jì)方法中，時(shí)鐘發(fā)送導(dǎo)線可以包括置于第一點(diǎn) 和處理電路之間的分支節(jié)點(diǎn)，并且將處理電路置于該分支節(jié)點(diǎn)后的每個(gè)分支 處。
根據(jù)上述結(jié)構(gòu)，當(dāng)緊密布置或以其他方式布置所述多個(gè)處理電路時(shí)，可 進(jìn)一步縮短該分支節(jié)點(diǎn)后的導(dǎo)線長(zhǎng)度。
此外，更具體而言，如上述的設(shè)計(jì)方法所述，可將該單條導(dǎo)線以彎曲方
式布置，并且每個(gè)處理電路都可以是DDR2 SDRAM。進(jìn)一步而言，通過上述設(shè)計(jì)方法也有利于設(shè)計(jì)電路并且由該電路裝配電子裝置。
此外，根據(jù)本發(fā)明的電路包括時(shí)鐘輸出電路和多個(gè)處理電路，該時(shí)鐘輸 出電路用于傳送時(shí)鐘信號(hào)，所述多個(gè)處理電路通過時(shí)鐘發(fā)送導(dǎo)線接收來自該 時(shí)鐘輸出電路的時(shí)鐘信號(hào)，以基于該時(shí)鐘信號(hào)執(zhí)行預(yù)定處理。時(shí)鐘發(fā)送導(dǎo)線 由處于該時(shí)鐘輸出電路與所述電路上的某一點(diǎn)(作為"第一點(diǎn)")之間的單 條導(dǎo)線連接，并且進(jìn)一步在該第一點(diǎn)和每個(gè)處理電路之間由從該第一點(diǎn)處分 開的多條導(dǎo)線連接，使得多條導(dǎo)線實(shí)質(zhì)上具有相等的長(zhǎng)度，并且調(diào)整該單條 導(dǎo)線的長(zhǎng)度，以使該時(shí)鐘信號(hào)的延遲時(shí)間成為預(yù)定時(shí)間，該時(shí)鐘信號(hào)的延遲 時(shí)間是經(jīng)由時(shí)鐘發(fā)送導(dǎo)線將該時(shí)鐘信號(hào)從該時(shí)鐘輸出電路發(fā)送至處理電路 而導(dǎo)致的。
根據(jù)上述結(jié)構(gòu)，處理電路中的時(shí)鐘信號(hào)的延遲時(shí)間可采用預(yù)定時(shí)間。此 外，因?yàn)檎{(diào)整的是單條導(dǎo)線的長(zhǎng)度，與采用調(diào)整分支節(jié)點(diǎn)后(第一點(diǎn)后)的 每條導(dǎo)線長(zhǎng)度的結(jié)構(gòu)相比，本發(fā)明的結(jié)構(gòu)可縮短導(dǎo)線的總長(zhǎng)度(或降低功率 損失)，從而很容易避免該時(shí)鐘信號(hào)的電流量的不足。


下文將通過優(yōu)選實(shí)施例并結(jié)合隨附附圖描述根據(jù)本發(fā)明的上述和其他 目的和特性。
圖1為根據(jù)本發(fā)明的一個(gè)實(shí)施例的電路結(jié)構(gòu)圖。
圖2為根據(jù)現(xiàn)有的電路的一個(gè)例子的結(jié)構(gòu)圖。
具體實(shí)施例方式
現(xiàn)在，根據(jù)本發(fā)明的一個(gè)實(shí)施例將描述具有如圖l所示結(jié)構(gòu)的電路。如 圖所示，電路9包括控制IC 1和四個(gè)SDRAM (同步DRAM) 2a-2d。此外， 該控制IC包括時(shí)鐘信號(hào)輸出部11和數(shù)據(jù)輸入和輸出部12。
該時(shí)鐘信號(hào)輸出部11產(chǎn)生具有預(yù)定頻率的時(shí)鐘信號(hào)，并將該時(shí)鐘信號(hào) 發(fā)送至數(shù)據(jù)輸入和輸出部12以及每個(gè)SDRAM 2a-2d等。需要注意的是，通 過導(dǎo)線3連接每個(gè)SDRAM 2a-2d，并且通過導(dǎo)線3將時(shí)鐘信號(hào)發(fā)送至每個(gè) SDRAM 2a-2d。
數(shù)據(jù)輸入和輸出部12對(duì)SDRAM 2a-2d進(jìn)行各種數(shù)據(jù)的輸入和輸出。通過導(dǎo)線4連接每個(gè)SDRAM 2a-2d，并且通過導(dǎo)線4執(zhí)行數(shù)據(jù)的輸入和輸出。 此外，由時(shí)鐘信號(hào)輸出部11提供時(shí)鐘信號(hào)以便同步地執(zhí)行輸入和輸出操作。 SDRAM 2a-2d采用雙數(shù)據(jù)率2 (DDR2) SDRAM標(biāo)準(zhǔn)，例如，與外部 時(shí)鐘(在此，該時(shí)鐘信號(hào)由時(shí)鐘信號(hào)輸出部11發(fā)送)同步地讀取或?qū)懭敫?種數(shù)據(jù)。
在具有上述結(jié)構(gòu)的電路中，當(dāng)數(shù)據(jù)輸入和輸出部12傳送數(shù)據(jù)至SDRAM 2a-2d時(shí)，在SDRAM 2a-2d中與該時(shí)鐘信號(hào)同步地寫入數(shù)據(jù)。因此，該 SDRAM 2a-2d可以存儲(chǔ)數(shù)據(jù)。
在此，需要注意導(dǎo)線3的布置狀態(tài)，該導(dǎo)線3是從時(shí)鐘信號(hào)輸出部11 至第一分支節(jié)點(diǎn)3b處的單條導(dǎo)線。此外，在分支節(jié)點(diǎn)3b后，該導(dǎo)線3分開 成多條導(dǎo)線，其中一條經(jīng)分開后的導(dǎo)線直接連至SDRAM 2a和2b，且另一 條經(jīng)分開后的導(dǎo)線直接連至SDRAM 2c和2d。
進(jìn)一步而言，直接連至SDRAM 2a和2b的導(dǎo)線在分支節(jié)點(diǎn)3c處分開成 一條直接連至SDRAM 2a的導(dǎo)線和另一條直接連至SDRAM 2b的導(dǎo)線。同 樣地，直接連至SDRAM 2c和2d的導(dǎo)線在分支節(jié)點(diǎn)3d處分開成一條直接連 至SDRAM 2c的導(dǎo)線和另一條直接連至SDRAM 2d的導(dǎo)線。換句話說，可 以看到SDRAM 2a-2d中的每個(gè)SDRAM以所謂的樹狀結(jié)構(gòu)(或兩分支并行 結(jié)構(gòu))連接至?xí)r鐘信號(hào)輸出部ll。
此外，從分支節(jié)點(diǎn)3b經(jīng)過分支節(jié)點(diǎn)3c至SDRAM 2a的導(dǎo)線，從分支節(jié) 點(diǎn)3b經(jīng)過分支節(jié)點(diǎn)3c至SDRAM 2b的導(dǎo)線，從分支節(jié)點(diǎn)3b經(jīng)過分支節(jié)點(diǎn) 3d至SDRAM 2c的導(dǎo)線，以及從分支節(jié)點(diǎn)3b經(jīng)過分支節(jié)點(diǎn)3d至SDRAM 2d 的導(dǎo)線實(shí)質(zhì)上被設(shè)計(jì)成具有相等的長(zhǎng)度。換句話說，從第一分支節(jié)點(diǎn)3b至 SDRAM 2a-2d中的每個(gè)SDRAM處的導(dǎo)線實(shí)質(zhì)上具有相等的長(zhǎng)度。進(jìn)一步而 言，從時(shí)鐘信號(hào)輸出部11至分支節(jié)點(diǎn)3b的單條導(dǎo)線(即分支節(jié)點(diǎn)3b上游 的導(dǎo)線)具有線長(zhǎng)調(diào)整部3a。
可以在電路的設(shè)計(jì)階段任意調(diào)整上述的線長(zhǎng)調(diào)整部3a中的導(dǎo)線長(zhǎng)度， 并且線長(zhǎng)調(diào)整部3a具有例如圖1所示的彎曲圖案。通過改變彎曲圖案的寬 度和/或間隔，而無須改變時(shí)鐘信號(hào)輸出部11和分支節(jié)點(diǎn)3b的位置，便可通 過該圖案調(diào)整該單條導(dǎo)線的長(zhǎng)度。
線長(zhǎng)調(diào)整部3a可以具有各種形式，并不以上述形式為限。因此，在電路的設(shè)計(jì)階段中，可以通過導(dǎo)線3的長(zhǎng)度較容易地調(diào)整被發(fā)送至每個(gè)
SDRAM 2a-2d的時(shí)鐘信號(hào)的延遲時(shí)間。需要注意的是，正如己知的，導(dǎo)線越 長(zhǎng)，通過導(dǎo)線發(fā)送的信號(hào)的延遲時(shí)間越長(zhǎng)。
通過線長(zhǎng)調(diào)整部3a調(diào)整導(dǎo)線的長(zhǎng)度，可以在時(shí)鐘信號(hào)輸出部11輸出時(shí) 鐘后，使得對(duì)應(yīng)該時(shí)鐘的數(shù)據(jù)通過導(dǎo)線4到達(dá)SDRAM 2a-2d所需的時(shí)間與 該時(shí)鐘通過導(dǎo)線3到達(dá)SDRAM 2a-2d的時(shí)間實(shí)質(zhì)上相等。換句話說，對(duì)于 時(shí)鐘信號(hào)輸出部11的時(shí)鐘輸出時(shí)間而言，數(shù)據(jù)到達(dá)SDRAM 2a-2d所需的時(shí) 間與時(shí)鐘信號(hào)到達(dá)SDRAM 2a-2d所需的時(shí)間相等。
由于按照上述方法設(shè)置導(dǎo)線3的排列和形式，電路9可以與時(shí)鐘信號(hào)同 步地將數(shù)據(jù)寫入SDRAM 2a-2d。
下文將描述設(shè)計(jì)上述電路9的方法。在此，預(yù)先確定控制IC 1、每個(gè) SDRAM 2a-2d以及用于發(fā)送數(shù)據(jù)的導(dǎo)線4的排列方式。
首先，每個(gè)SDRAM 2a-2d和在電路9中的作為第一分支節(jié)點(diǎn)的點(diǎn)(此 后稱作"第一點(diǎn)")通過導(dǎo)線相連接(對(duì)應(yīng)于分支節(jié)點(diǎn)3b)。在這種情況下， 從該第一點(diǎn)至每個(gè)SDRAM2a-2d的導(dǎo)線實(shí)質(zhì)上具有相等的長(zhǎng)度。此外，盡 管該第一點(diǎn)的位置可以在任意處，但優(yōu)選地處于能夠使該第一點(diǎn)到每個(gè) SDRAM 2a-2d的導(dǎo)線長(zhǎng)度盡可能短的位置。
此外，當(dāng)每個(gè)SDRAM 2a-2d和第一點(diǎn)實(shí)際相連時(shí)，可以適當(dāng)?shù)夭贾萌?圖1所示的分支節(jié)點(diǎn)(3c和3d),以便能夠分別在分支處安排SDRAM 2a-2d。 因此，當(dāng)SDRAM 2a-2d被安排成彼此接近時(shí)，就能夠縮短用于連接第一點(diǎn) 和SDRAM 2a-2d的多條導(dǎo)線的長(zhǎng)度(長(zhǎng)度的總和)。
此后，時(shí)鐘信號(hào)輸出部11和第一點(diǎn)通過單條導(dǎo)線相連接。在這種情況 下，單條導(dǎo)線采用合適地長(zhǎng)度，使得導(dǎo)線3的長(zhǎng)度成為預(yù)定的目標(biāo)長(zhǎng)度。換 句話說，將如圖1所示的線長(zhǎng)調(diào)整部3a置于單條導(dǎo)線中。更具體而言，從 時(shí)鐘信號(hào)輸出部11輸出時(shí)鐘信號(hào)至該數(shù)據(jù)到達(dá)SDRAM 2a-2d的時(shí)間實(shí)質(zhì)上 等于時(shí)鐘信號(hào)以同樣方式到達(dá)SDRAM 2a-2d所需的時(shí)間。
需要注意的是，例如，通過預(yù)先確定從時(shí)鐘信號(hào)輸出部11輸出時(shí)鐘信 號(hào)至該數(shù)據(jù)到達(dá)SDRAM 2a-2d的時(shí)間(Tl)，并且當(dāng)時(shí)鐘信號(hào)的發(fā)送延遲 時(shí)間成為時(shí)間Tl時(shí)計(jì)算出導(dǎo)線的長(zhǎng)度，以得到目標(biāo)長(zhǎng)度。換句話說，將上 述的計(jì)算結(jié)果視為目標(biāo)長(zhǎng)度。需要注意的是，該時(shí)間Tl是從時(shí)鐘信號(hào)輸出部11發(fā)送時(shí)鐘信號(hào)至數(shù)據(jù)輸入和輸出部12的延遲時(shí)間、在接收到時(shí)鐘信號(hào)
后數(shù)據(jù)輸入和輸出部12將數(shù)據(jù)傳送至SDRAM 2a-2d所需的時(shí)間、從數(shù)據(jù)輸 入和輸出部12發(fā)送數(shù)據(jù)至SDRAM 2a-2d的延遲時(shí)間以及由其他因素引起的 延遲時(shí)間的時(shí)間總和。
此外，預(yù)先調(diào)整線長(zhǎng)調(diào)整部3a的導(dǎo)線長(zhǎng)度，以通過上述目標(biāo)長(zhǎng)度減去 將第一點(diǎn)連接至SDRAM 2a-2d的導(dǎo)線長(zhǎng)度，可以獲得將時(shí)鐘信號(hào)輸出部11 連接至第一點(diǎn)的單條導(dǎo)線的長(zhǎng)度(剩余長(zhǎng)度)。
對(duì)線長(zhǎng)調(diào)整部3a中導(dǎo)線長(zhǎng)度的調(diào)整可被視為是將時(shí)鐘信號(hào)的延遲時(shí)間 調(diào)整為預(yù)定時(shí)間，所述時(shí)鐘信號(hào)的延遲時(shí)間是由于從時(shí)鐘信號(hào)輸出部11發(fā) 送至SDRAM 2a-2d而導(dǎo)致的。
上述設(shè)計(jì)電路的方法可以實(shí)現(xiàn)如圖1所示的電路9。在如圖2所示的傳 統(tǒng)電路中，通過線長(zhǎng)調(diào)整部103a延長(zhǎng)導(dǎo)線時(shí)，需要延長(zhǎng)四條導(dǎo)線，而在本 實(shí)施例中，要將導(dǎo)線延長(zhǎng)至如上所述的同樣長(zhǎng)度時(shí)，僅需要延長(zhǎng)一條導(dǎo)線的 長(zhǎng)度。因此，與傳統(tǒng)電路相比，上述設(shè)計(jì)電路的方法可以縮短導(dǎo)線3的總長(zhǎng) 度。此外，由于減小了導(dǎo)線所需的空間，因此可以縮小電路。
盡管上文描述了本發(fā)明的示例性實(shí)施例，但是本發(fā)明的實(shí)施例并不以此 為限，而是在不脫離本發(fā)明范圍的條件下，可以是經(jīng)修改的各種實(shí)施例。此 外，盡管在上述實(shí)施例中，將SDRAM作為接收時(shí)鐘信號(hào)的器件的示例，但 接收時(shí)鐘信號(hào)的器件可以為基于時(shí)鐘信號(hào)進(jìn)行處理的其他器件。此外，可以 將上述實(shí)施例的電路廣泛應(yīng)用于電子裝置(如個(gè)人計(jì)算機(jī))。
需要注意的是，在根據(jù)本發(fā)明的電路設(shè)計(jì)方法中，用于發(fā)送時(shí)鐘的導(dǎo)線 長(zhǎng)度可采用預(yù)定長(zhǎng)度。因此，能夠?qū)r(shí)鐘信號(hào)的發(fā)送延遲時(shí)間設(shè)置為預(yù)定時(shí) 間。此外，可以通過具有剩余長(zhǎng)度的單條導(dǎo)線將第一點(diǎn)連接至?xí)r鐘輸出電路 而實(shí)現(xiàn)該設(shè)置。結(jié)果，即使需要較長(zhǎng)的導(dǎo)線來實(shí)現(xiàn)上述設(shè)置，也足以增加該 單條導(dǎo)線的長(zhǎng)度。因此，與需要增加分支后的每條導(dǎo)線長(zhǎng)度的情形相比，該 方法可以縮短用于時(shí)鐘發(fā)送的導(dǎo)線的總長(zhǎng)度。
權(quán)利要求
1. 一種電路設(shè)計(jì)方法，該電路包括時(shí)鐘輸出電路和多個(gè)處理電路，其中該時(shí)鐘輸出電路用于傳送時(shí)鐘信號(hào)，所述多個(gè)處理電路通過時(shí)鐘發(fā)送導(dǎo)線接收來自該時(shí)鐘輸出電路的該時(shí)鐘信號(hào)，以基于該時(shí)鐘信號(hào)執(zhí)行預(yù)定處理，該方法包括將該時(shí)鐘發(fā)送導(dǎo)線設(shè)計(jì)成具有預(yù)定長(zhǎng)度的方法，包括以下步驟第一步將所述多個(gè)處理電路中的每個(gè)處理電路和任意點(diǎn)之間用多條導(dǎo)線連接，其中該任意點(diǎn)作為第一點(diǎn)，使得所述多條導(dǎo)線實(shí)質(zhì)上具有相等的長(zhǎng)度，該長(zhǎng)度作為第一長(zhǎng)度；以及第二步通過單條導(dǎo)線將該第一點(diǎn)連接至該時(shí)鐘輸出電路，并且該單條導(dǎo)線的長(zhǎng)度得自該預(yù)定長(zhǎng)度減去該第一長(zhǎng)度。
2. 根據(jù)權(quán)利要求1所述的設(shè)計(jì)方法，其中該預(yù)定長(zhǎng)度是使得該時(shí)鐘信號(hào) 的延遲時(shí)間成為該預(yù)定時(shí)間的長(zhǎng)度，該時(shí)鐘信號(hào)的延遲時(shí)間是經(jīng)由該時(shí)鐘發(fā) 送導(dǎo)線將該時(shí)鐘信號(hào)從該時(shí)鐘輸出電路發(fā)送至所述處理電路而導(dǎo)致的。
3. 根據(jù)權(quán)利要求2所述的設(shè)計(jì)方法，其中該電路還包括數(shù)據(jù)輸出電路，該數(shù)據(jù)輸出電路用于接收來自該時(shí)鐘信號(hào) 輸出電路的該時(shí)鐘信號(hào)，以便與該時(shí)鐘信號(hào)同步地發(fā)送數(shù)據(jù)至所述處理電 路，所述處理電路為存儲(chǔ)電路，用于與該時(shí)鐘信號(hào)同步地寫入所發(fā)送的數(shù) 據(jù)，以及該預(yù)定時(shí)間實(shí)質(zhì)上等于從該時(shí)鐘信號(hào)輸出電路輸出時(shí)鐘信號(hào)至該數(shù)據(jù) 到達(dá)所述處理電路的時(shí)間。
4. 根據(jù)權(quán)利要求1所述的設(shè)計(jì)方法，其中該時(shí)鐘發(fā)送導(dǎo)線包括置于該第 一點(diǎn)和所述處理電路之間的分支節(jié)點(diǎn)，并且將所述處理電路置于該分支節(jié)點(diǎn) 后的每個(gè)分支處。
5. 根據(jù)權(quán)利要求1所述的設(shè)計(jì)方法，其中將該單條導(dǎo)線以彎曲方式布置， 并且所述多個(gè)處理電路中的每個(gè)處理電路是DDR2 SDRAM。
6. —種電路，根據(jù)權(quán)利要求1至5中任一權(quán)利要求的設(shè)計(jì)方法來設(shè)計(jì)該
7. —種電子裝置，根據(jù)權(quán)利要求6所述的電路來裝配該電子裝置。
全文摘要
本發(fā)明涉及一種電路及其設(shè)計(jì)方法和一種電子裝置，該電路包括時(shí)鐘輸出電路和多個(gè)處理電路，該時(shí)鐘輸出電路用于傳送時(shí)鐘信號(hào)，所述多個(gè)處理電路通過時(shí)鐘發(fā)送導(dǎo)線接收來自該時(shí)鐘輸出電路的時(shí)鐘信號(hào)，以基于該時(shí)鐘信號(hào)執(zhí)行預(yù)定處理。該方法包括將時(shí)鐘發(fā)送導(dǎo)線設(shè)計(jì)成具有預(yù)定長(zhǎng)度的方法，第一步將所述多個(gè)處理電路中的每個(gè)處理電路和任意點(diǎn)(作為“第一點(diǎn)”)之間用多條導(dǎo)線連接，以使多條導(dǎo)線實(shí)質(zhì)上具有相等的長(zhǎng)度(作為“第一長(zhǎng)度”)；以及第二步通過單條導(dǎo)線將該第一點(diǎn)連接至該時(shí)鐘輸出電路，并且該單條導(dǎo)線的長(zhǎng)度通過該預(yù)定長(zhǎng)度減去該第一長(zhǎng)度得到。因此，發(fā)送時(shí)鐘信號(hào)至多個(gè)電路的導(dǎo)線長(zhǎng)度是可調(diào)整的，而導(dǎo)線的總長(zhǎng)度也得以最小化。
文檔編號(hào)G06F1/04GK101419482SQ200810171389
公開日2009年4月29日 申請(qǐng)日期2008年10月23日 優(yōu)先權(quán)日2007年10月25日
發(fā)明者大塚茂樹 申請(qǐng)人:船井電機(jī)株式會(huì)社