專利名稱：雙向電平移位電路以及雙向總線系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及能在多個設(shè)備間雙向進行發(fā)送以及接收的通信的雙向總 線系統(tǒng)，尤其涉及使用于I2C總線的雙向總線系統(tǒng)的雙向電平移位電路。
背景技術(shù)：
菲利普公司制定的I2C總線被使用于控制各種LSI (大規(guī)模集成電路) 的系統(tǒng)中。近年來，制定了通過高速的數(shù)字基帶通信將數(shù)字電視或DVD (數(shù)字多用途光盤)設(shè)備之間連接的HDMI (High Definition Multimedia Interface)接口標(biāo)準(zhǔn)(非專利文獻1)。按照HDMI接口標(biāo)準(zhǔn)，在發(fā)送側(cè) 和接收側(cè)交換顯示信息的信號線即DDC (DisplayDate Channel)中采用電 源電壓5V的I2C總線，在通信高速的圖像以及聲音數(shù)字?jǐn)?shù)據(jù)的TMDS (Transition Minimized Differential Signaling)信號線中使用電源電壓3.3V 的差動電流模式的信號線。因此，在搭載有HDMI接口的設(shè)備中，較多成為混載有3.3V電源的 LSI和5V電源的LSI的系統(tǒng)，需要將控制微機等輸出的3.3V的DDC信 號向HDMI標(biāo)準(zhǔn)的5V用的DDC信號轉(zhuǎn)換的雙向電平移位電路的情況較 多。在此，通過使用菲利普公司制定的fC總線說明書版本2.1 (非專利文 獻2)和日本特公表2004—506979 (專利文獻1)中所記載的I2C的電平 移位電路，可連接3.3V系統(tǒng)的I2C總線和5V系統(tǒng)的I2C總線。在此，參照圖6，對在非專利文獻2中記載的雙向電平移位電路的動 作進行說明。圖6的雙向電平移位電路中，通過3.3V的電源電壓VDD1 動作的I2C總線611 (由串行數(shù)據(jù)線SDA1和串行時鐘線SCL1構(gòu)成)經(jīng) 由在半導(dǎo)體裝置69內(nèi)包含的一對N型MOS晶體管68，與通過5V的電 源電壓VDD2動作的I2C總線612(串行數(shù)據(jù)線SDA2和串行時鐘線SCL2 構(gòu)成)連接，該一對N型MOS晶體管68的各柵極端子與上述3.3V電源VDD1連接。此外，3.3V側(cè)的I2C總線信號線611以及5V側(cè)的I2C總線 信號線612分別經(jīng)由上拉(pull up)電阻Rpl以及Rp2與3,3V電源VDDl 以及5V電源VDD2連接。在此，參照編號61是輸入第1電壓電平的第1 電源端子，62是以第1電壓電平動作的第1信號端子，64是以第2電壓 電平動作的第2信號端子。在此，首先說明從3.3V側(cè)的fC總線611向5V側(cè)fC總線612通信 時的動作。3.3V側(cè)的信號為H (高)電平的邏輯值即3.3V時，各N型 MOS晶體管68的柵極一源極間電壓Ves小于閾值電壓，N型MOS晶體 管68處于截止?fàn)顟B(tài)。因此，5V側(cè)的信號通過上拉電阻Rp2成為H電平 的邏輯值5V。反過來，在3.3V側(cè)的信號為L (低)電平的邏輯值OV時， N型MOS晶體管68的柵極一源極間電壓V(3s被施加閾值電壓以上的電壓， N型MOS晶體管68處于導(dǎo)通狀態(tài)。因此，可將5V側(cè)降低到L電平。接下來，說明從5V側(cè)I2C總線612向3.3V側(cè)的I2C總線611通信時 的動作。5V側(cè)的信號為H電平的邏輯值即5V時，各N型MOS晶體管 68的柵極一源極間電壓VM小于閾值電壓，N型MOS晶體管68處于截止 狀態(tài)。因此，3.3V側(cè)的信號通過上拉電阻Rpl成為H電平的邏輯值3.3V。 反過來，在5V側(cè)的信號為L電平的邏輯值0V時，N型MOS晶體管68的柵極一源極間電壓Vc;s被施加閾值電壓以上的電壓，晶體管處于導(dǎo)通狀態(tài)。因此，可將3.3V側(cè)降低到L電平。由此，圖6所示的非專利文獻2中所記載的雙向電平移位電路通過線 與(wired and)連接電源電壓與3.3V側(cè)的I2C總線不同的5V側(cè)的I2C總 線，在其之間可進行雙向通信。此外，作為該電路結(jié)構(gòu)的優(yōu)點，具有在同 時施加3.3V側(cè)的電源VDDl和5V側(cè)的電源VDD2的狀態(tài)下，在各N型 MOS晶體管68的柵極一源極間Vcs以及柵極漏極間V(jp只施加小于兩個 電源電壓的差電壓的電壓的特征。因此，可降低所使用的N型MOS晶體 管68的柵極一源極間以及柵極一漏極間的耐壓，即使3.3V和5V間的電 平移位電路也能由具有3.3V的柵極一源極間以及柵極漏極間耐壓的N型 MOS晶體管構(gòu)成。專利文獻l:日本特公表2004 — 506979非專利文獻1: HDMI版本1.3標(biāo)準(zhǔn)書非專利文獻2: fC總線說明書版本2.1但是，在圖6所示的非專利文獻2中記載的現(xiàn)有的雙向電平移位電路中，在3.3V側(cè)的電源VDD1斷電(power down)為0V時，持續(xù)施加5V 側(cè)的電源的狀態(tài)下，存在在N型MOS晶體管68的柵極一漏極間施加5V 的V⑨的問題。因此，在圖6的現(xiàn)有的雙向電平移位電路中，在施加5V 側(cè)的電源的狀態(tài)下，且3.3V側(cè)的電源斷電為0V的使用狀態(tài)下，需要使用 柵極一源極間以及柵極一漏極間的耐壓為5V以上的柵極氧化膜壓的N型 MOS晶體管。另一方面，進行HDMI的TMDS信號那樣的GHz級(order)的高速 動作的過程中，存在下述問題，即采用柵極長度小于110 130nm的非常 細微的CMOS，或者使用SiGe—HBT (Heterojunction Bipolar Transistor) 等的高頻Bi—CMOS，很難將采用3.3V電源的超高速TMDS信號和采用 5V電源的DDC信號間的電平移位電路內(nèi)置于一個半導(dǎo)體裝置內(nèi)。發(fā)明內(nèi)容鑒于上述課題，本發(fā)明的目的在于提供一種，使用柵極/源極間以及柵 極/漏極的耐壓為3.3V的柵極氧化膜壓的N型MOS晶體管或者具有3.3V 耐壓的雙極結(jié)晶體管作為在3.3V的低壓側(cè)I2C總線和5V的高壓側(cè)I2C總 線之間連接的ON/OFF控制用晶體管，即使在3.3V側(cè)的電源斷電為0V時， 持續(xù)施加5V側(cè)電源的狀態(tài)下，也沒有問題的I2C總線用的雙向電平移位 電路。并且本發(fā)明的目的在于能夠?qū)⒉捎?.3V電源的超高速的TMDS信 號和采用5V電源的DDC信號間的雙向電平移位電路內(nèi)置于一個半導(dǎo)體裝 置內(nèi)。為了實現(xiàn)上述目的，本發(fā)明相關(guān)的雙向電平移位電路，使用于能在多 個設(shè)備間雙向進行發(fā)送以及接收通信的總線系統(tǒng)中，具備在使用第1電壓 電平來進行雙向通信的第1信號線、和使用電壓比第1電壓電平高的第2 電壓電平來進行雙向通信的第2信號線之間連接的半導(dǎo)體裝置，半導(dǎo)體裝 置，具備在第1信號線和第2信號線之間連接的多個ON/OFF控制用晶體 管。上述多個ON/OFF控制用晶體管的至少一個的控制端子與輸入上述第 1電壓電平的第1電源端子連接，并且除此之外的上述多個ON/OFF控制用晶體管的至少一個的控制端子與上述第1電壓電平和上述第2電壓電平 之間的中間電壓電平連接。在上述方式中，優(yōu)選ON/OFF控制用晶體管的控制端子為場效應(yīng)晶體 管的柵極端子或雙極結(jié)晶體管的基極端子。根據(jù)本發(fā)明，在雙向電平移位電路中，在第1電壓電平和第2電壓電 平上施加電壓的狀態(tài)下，例如向第1電壓電平施加3.3V，向第2電壓電平 施加5V的狀態(tài)下，進行與圖6的現(xiàn)有的電平移位電路相同的動作。另一 方面，即使在第1電壓電平處于斷電狀態(tài)，第1電壓電平為0V，第2電 壓電平為5V的情況下，通過按照與第2電壓電平連接的ON/OFF控制用 晶體管的控制端子成為第1電壓電平和第2電壓電平的中間電壓的方式進 行連接，從而構(gòu)成為在與上述第2電壓電平連接的ON/OFF控制用晶體管 的控制端子和主電極端子之間不施加比第2電壓電平低的電壓，所使用的 ON/OFF控制用晶體管能夠使用耐壓低的晶體管。具體而言，在ON/OFF控制用晶體管由場效應(yīng)晶體管的柵極端子或雙 極結(jié)晶體管的基極端子構(gòu)成時，場效應(yīng)晶體管的柵極端子或雙極結(jié)晶體管 的基極端子，按照處于第1電壓電平和第2電壓電平的中間電壓的方式被 連接，在與上述第2電壓電平連接的場效應(yīng)晶體管的柵極端子的柵極一漏 極之間或雙極結(jié)晶體管的基極一集電極之間不施加比第2電壓低的電壓。 因此，所使用的場效應(yīng)晶體管或雙極結(jié)晶體管能使用耐壓低的晶體管。


圖1為表示本發(fā)明的實施方式1相關(guān)的雙向電平移位電路的電路結(jié)構(gòu) 的圖。圖2為表示本發(fā)明的實施方式2相關(guān)的雙向電平移位電路的電路結(jié)構(gòu) 的圖。圖3為表示本發(fā)明的實施方式3相關(guān)的雙向電平移位電路的電路結(jié)構(gòu)的圖。圖4為具有三阱(triple well)構(gòu)造的NMOS晶體管的剖面圖。圖5為具有三阱構(gòu)造的NPN晶體管的剖面圖。圖6為表示現(xiàn)有的雙向電平移位電路的電路結(jié)構(gòu)的圖。圖中1—第l電源端子；2—以第1電壓電平動作的第l信號端子；3—第2電源端子；4一以第2電壓電平動作的第2信號端子；5、 6、 18—電阻；7 一電阻分壓電路；8a、 8b、 9a、 9b—N型MOS晶體管；IO —半導(dǎo)體裝置； lla、 llb —第l信號線；12a、 12b—第2信號線；15 —開關(guān)電路；16—N 型MOS晶體管；〗7—P型M0S晶體管。
具體實施方式
以下，參照附圖，對本發(fā)明的實施方式進行說明。另外對各圖中相同 的要素付與相同的符號，省略重復(fù)的說明。以下，采用圖1 圖5，對本 發(fā)明的實施方式進行說明。 (實施方式l)圖1為表示在本發(fā)明的實施方式1相關(guān)的雙向總線系統(tǒng)中使用的雙向 電平移位電路的電路結(jié)構(gòu)的圖。如圖1所示，本發(fā)明的實施方式l相關(guān)的 雙向電平移位電路具備半導(dǎo)體裝置10，該半導(dǎo)體裝置10包括ON/OFF控 制用晶體管，該0N/0FF控制用晶體管連接在使用VDD1二3.3V的第1電 壓電平的電源來進行雙向通信的第1信號線對lla、 lib和使用VDD2 = 5V的第2電壓電平的電源來進行雙向通信的第2信號線對12a、12b之間， 能在連接于第1信號線對1 la、 1 lb側(cè)的設(shè)備13和連接于第2信號線對12a、 12b的設(shè)備14之間雙向進行收發(fā)通信。在此，參照編號1為輸入第1電壓電平的第1電源端子，2為以第1 電壓電平動作的第1信號端子，3為第2電源端子，4為以第2電壓電平 動作的第2信號端子。此外，第1信號線對lla、 lib分別為串行數(shù)據(jù)線 SDA1和串行時鐘線SCL1 ，第2信號線對12a、 12b分別為串行數(shù)據(jù)線SDA2 和串行時鐘線SCL2。構(gòu)成雙向電平移位電路的半導(dǎo)體裝置10的電路結(jié)構(gòu)，具備第1組N 型M0S晶體管8a、 8b以及第2組N型MOS晶體管9a、 9b，作為在第1 信號線對lla、 lib和第2信號線對12a、 12b之間連接的上述0N/0FF控 制用晶體管。即N型MOS晶體管8a和N型MOS晶體管9a,在信號線 lla和信號線12a之間被串聯(lián)連接，N型MOS晶體管8b和N型MOS晶體管9b，在信號線llb和信號線12b之間被串聯(lián)連接。進而，半導(dǎo)體裝置的特征在于，具備在輸入第1電壓電平的第1電源端子和輸入第2電壓電 平的第2電源端子之間連接的偏壓電路，由該偏壓電路產(chǎn)生第1電壓電平 和第2電壓電平的中間電壓電平。優(yōu)選，偏壓電路由在第1電源端子和第 2電源端子之間連接的電阻分壓電路構(gòu)成。具體地來說，電阻分壓電路7 由在供給第1電壓電平VDD1的第1電源端子1和供給第2電壓電平VDD2 的第2電源端子3之間串聯(lián)連接的第1以及第2分壓電阻5和6構(gòu)成。上述第1組N型MOS晶體管8a、 8b的各柵極端子G與供給的1電 壓電平VDD1的第1電源端子1連接，柵極電壓V(3,二VDD1，第2組N 型MOS晶體管9a、 9b的各柵極端子G與上述電阻分壓電路7的電阻5 和6之間的中間點(Ml， M2)連接，按照電阻分壓比，設(shè)柵極電壓VG2 為第1以及第2電壓電平VDDl和VDD2的中間電壓電平Vc2二VMID(其 中，VDD1<VMID<VDD2)。例如，在電阻分壓為1/2時，柵極電壓為 VG2= (VDD1+VDD2) /2，在第1電壓電平為3.3V，第2電壓電平為5V 的情況下，在第1組N型MOS晶體管8a、 8b的柵極端子施加3.3V，在 第2組N型MOS晶體管9a、9b的柵極端子施加與電阻5和6的中間點對 應(yīng)的3.3V和5V的中間電壓即4.15V。此時，在第2信號線對12a、 12b 為0V時，在第2組N型MOS晶體管9a、 9b的各柵極一漏極間施加的 VCP=4.15V，成為在第1組N型MOS晶體管8a、 8b和第2組N型MOS 晶體管9a、 9b上施加的最大電壓。另一方面，在例如第1電壓電平VDD1被斷電為0V，第2電壓電平 VDD2為5V時，在第1組N型MOS晶體管8a、 8b的柵極端子施加0V， 在第2組N型MOS晶體管9a、 9b的柵極端子施加0V和5V的中間電壓 即2.5V。此時，在第2信號線對12a、 12b為0V時，第2組N型MOS 晶體管9a、 9b的各柵極一漏極間施加VGD二2.5V，在第2信號線對12a、 12b為5V時，第2組N型MOS晶體管9a、9b的各柵極一漏極間施加VCD =—2.5V。因此，根據(jù)圖1所示的本發(fā)明的實施方式1，在第1電壓電平為3.3V、 第2電壓電平為5V的情況下所要求的第1以及第2組的各N型MOS晶 體管的柵極一漏極間以及柵極一源極間的耐壓為4.15V就足夠了。另外，在此為了便于說明，設(shè)電阻分壓為1/2，但通過改變電阻分壓比能夠降低 該柵極端子、即柵極一漏極間以及柵極一源極間施加的電壓。(實施方式2)接下來，參照圖2對本發(fā)明的實施方式2相關(guān)的雙向電平移位電路進 行說明。圖2為表示本發(fā)明的實施方式2相關(guān)的雙向總線系統(tǒng)中使用的雙 向電平移位電路的電路結(jié)構(gòu)的圖。圖2中所示的實施方式2相關(guān)的雙向電 平移位電路的特征在于，在圖1的實施方式1的結(jié)構(gòu)中，追加了與電阻分 壓電路7的第1電阻5并聯(lián)連接的開關(guān)電路15。在第1電源端子1以及第2電源端子3上分別施加第1電壓電平VDD1 以及第2電壓電平VDD2時，上述開關(guān)電路15，按照使開關(guān)15處于閉合 狀態(tài)而使在第2組的N型MOS晶體管9a、9b的各柵極端子施加的柵極電 壓Vg2與第1電壓電平VDD1相等的方式控制，在第1電壓電平VDD1 為0V時，該開關(guān)15處于打開狀態(tài)來進行開關(guān)動作。由此，在第1電平 VDD1為0V時，構(gòu)成為施加在第2組的N型MOS晶體管9a、 9b的各柵 極端子的柵極電壓Vcj2切換為第1電壓電平VDD1和第2電壓電平VDD2 的中間的電壓電平。由此，在例如第1電壓電平VDD1為3.3V、第2電壓電平為5V的情 況下，由于開關(guān)電路15閉合，因此對第l組N型MOS晶體管8a、 8b以 及第2的N型MOS晶體管9a、 ％的各柵極端子均施加VDD1=3.3V的 柵極電壓。在這種情況下，在第2信號線對12a、 12b為0V時，施加在第 2組N型MOS晶體管9a、 9b的各柵極一漏極間的柵極一漏極間電壓 二3.3V，成為施加在第1組N型MOS晶體管8a、8b以及第2組N型MOS 晶體管9a、 9b上的最大電壓。另一方面，例如第1電壓電平VDD1被斷電為0V，第2電壓電平VDD2 為5V時，開關(guān)電路15處于打開狀態(tài)，第1組的N型MOS晶體管8a、 8b 的各柵極端子被施加VG1 = 0V的柵極電壓，第2組N型MOS晶體管9a、 9b的各柵極端子被施加通過電阻分壓而為0V和5V的中間的電壓即Ve2 二2.5V的柵極電壓。此時，第2信號線對12a、 12b為0V時，第2組N 型MOS晶體管9a、 9b的各柵極一漏極間被施加VGP=2.5V，第2信號線 對12a、 12b為5V時，第2組N型MOS晶體管9a、 9b的各柵極一漏極間被施加VcD二一2.5V。因此，根據(jù)圖2所示的本發(fā)明的實施方式2，在第1電壓電平為3.3V、 第2電壓電平為5V時所要求的第1以及第2組的各N型MOS晶體管的 柵極一漏極間以及柵極一源極間的耐壓，變?yōu)?.3V，而成為充分的耐壓， 能比圖1中所示的實施方式1進一步降低晶體管的耐壓。 (實施方式3)接下來，參照圖3對本發(fā)明的實施方式3相關(guān)的雙向電平移位電路進 行說明。圖3為表示本發(fā)明的實施方式3相關(guān)的雙向總線系統(tǒng)中使用的雙 向電平移位電路的電路結(jié)構(gòu)的圖。圖3中所示的實施方式3相關(guān)的雙向電 平移位中，表示圖2所示的開關(guān)電平15的具體的電路結(jié)構(gòu)。圖3中所示 的開關(guān)電路的結(jié)構(gòu)為具備N型MOS晶體管16以及P型MOS晶體管17。 在由第l以及第2電阻5和6構(gòu)成的分壓電路7的中點(Ml, M2)和第 1電源端子1之間，P型MOS晶體管17與電阻5并聯(lián)連接，其柵極端子 與N型MOS晶體管16的漏極連接，并且經(jīng)由電阻18也與分壓電路7的 中點(Ml, M2)連接。此外，N型MOS晶體管16的柵極端子與第1電 源端子1連接，并且源極端子與接地(GND)電位連接。對上述結(jié)構(gòu)的動作進行說明時，在第1電源端子1被施加電壓3.3V 時，N型MOS晶體管16變?yōu)閷?dǎo)通狀態(tài)，因此P型MOS晶體管17的柵 極電壓變?yōu)榻拥?GND)電位，對P型MOS晶體管17的柵極一源極間 電壓Vas施加閾值電壓以上的電壓，P型MOS晶體管17變?yōu)閷?dǎo)通狀態(tài)。 另一方面，在第1電源端子為0V時，N型MOS晶體管16變?yōu)榻刂範(fàn)顟B(tài)， 因此P型MOS晶體管17變?yōu)榻刂範(fàn)顟B(tài)。由此，在上述圖2所示的實施方 式2中追加的開關(guān)電路15，能夠?qū)崿F(xiàn)按照第1電源端子的電壓電平進行開 關(guān)動作的具體的結(jié)構(gòu)。另外，在圖3所示的電路結(jié)構(gòu)中，在第1電壓電平VDD1為3.3V, 第2電壓電平VDD2為5V時，在構(gòu)成開關(guān)電路(15)的N型MOS晶體 管16以及P型MOS晶體管17的柵極一源極間或者柵極一漏極間不施加 3.3V以上的電壓。因此，采用具有3.3V的耐壓的MOS晶體管，即使將 3.3V電源斷電為0V，也能實現(xiàn)不防礙第2電壓電平的動作的雙向電平移 位電路。接下來，在上述的實施方式1 3中，參照圖4對第1以及第2組各N 型MOS晶體管具有三阱結(jié)構(gòu)進行說明。圖4為表示各N型MOS晶體管 的三阱構(gòu)造的截面圖。即上述ON/OFF控制用晶體管為連接在第1信號線 和第2信號間的場效應(yīng)晶體管，該場效應(yīng)晶體管為在P型基板101上形成 N型擴散層102，在N型擴散層中形成P阱擴散層103，在P阱擴散層上 形成的三阱構(gòu)造的N溝道MOS晶體管。具體地來說，在圖1 圖3中，作為ON/OFF控制用晶體管搭載的第 1組N型MOS晶體管8a、 8b以及第2組N型MOS晶體管9a、 9b需要 具有各個背柵與各源極端子電連接的結(jié)構(gòu)。因此，如圖4所示，在P型基 板的半導(dǎo)體裝置中，通過在N型MOS晶體管的P阱層103和P型基板101 之間設(shè)置深(N型)阱層102，從而P阱層103從P型基板101分離。在 上述結(jié)構(gòu)中，在P阱層103內(nèi)，在柵極電極的一部分和漏極電極正下方埋 設(shè)有第1N型擴散層104，在柵極電極的一部分和源極電極的正下方埋設(shè) 有第2N型擴散層105，在背柵電極的正下方埋設(shè)有P型擴散層106。此外， 具有在三阱電極正下方的深(N型)阱層102內(nèi)埋設(shè)有第3N型擴散層107 的三阱構(gòu)造的N型MOS晶體管。另外，在本實施方式1 3中，例示采用MOS晶體管作為第1以及第 2組各ON/OFF控制用晶體管的電路來進行說明，但本發(fā)明并不限于此， 例如圖5所示的雙極結(jié)晶體管(BJT)也能構(gòu)成同樣動作的雙向電平移位 電路。作為這種雙極結(jié)晶體管的截面結(jié)構(gòu)，構(gòu)成為下述NPN晶體管將P 型基板或P型擴散層501上的深(N型)阱層502內(nèi)形成的N型擴散層 504作為集電極，將在P阱層503內(nèi)形成的P型擴散層505作為基極，將 N型擴散層506作為發(fā)射極。 (產(chǎn)業(yè)上的利用可能性)如上所述，本發(fā)明在下述情況下有用，即從3V變換為5V的電源電 壓電平的fC總線的雙向電平移位電路，在尤其按照HDMI接口標(biāo)準(zhǔn)，如 在發(fā)送側(cè)和接收側(cè)雙向通信顯示信息的信號線即DDC (DisplayData Channel)那樣，具有高速的接口的半導(dǎo)體裝置中搭載有5V電平的I2C總 線雙向電平移位電路時有用。
權(quán)利要求
1、一種雙向電平移位電路，使用于能在多個設(shè)備間雙向進行發(fā)送以及接收通信的總線系統(tǒng)中，具備半導(dǎo)體裝置，該半導(dǎo)體裝置連接在使用第1電壓電平來進行雙向通信的第1信號線、和使用電壓比所述第1電壓電平高的第2電壓電平來進行雙向通信的第2信號線之間，上述半導(dǎo)體裝置，具備連接在上述第1信號線和上述第2信號線之間的多個ON/OFF控制用晶體管，上述多個ON/OFF控制用晶體管的至少一個的控制端子與輸入上述第1電壓電平的第1電源端子連接，并且除此之外的上述多個ON/OFF控制用晶體管的至少一個的控制端子與上述第1電壓電平和上述第2電壓電平之間的中間電壓電平連接。
2、 根據(jù)權(quán)利要求l所述的雙向電平移位電路，其特征在于， 上述ON/OFF控制用晶體管的控制端子為場效應(yīng)晶體管的柵極端子或雙極結(jié)晶體管的基極端子。
3、 根據(jù)權(quán)利要求1或2所述的雙向電平移位電路，其特征在于， 上述半導(dǎo)體裝置還具備在輸入上述第1電壓電平的第1電源端子和輸入上述第2電壓電平的第2電源端子之間連接的偏壓電路，由該偏壓電路 產(chǎn)生上述第1電壓電平和上述第2電壓電平的中間電壓電平。
4、 根據(jù)權(quán)利要求3所述的雙向電平移位電路，其特征在于， 上述偏壓電路，由在上述第1電源端子和上述第2電源端子之間連接的電阻分壓電路構(gòu)成。
5、 根據(jù)權(quán)利要求4所述的雙向電平移位電路，其特征在于， 上述偏壓電路具備開關(guān)電路，該開關(guān)電路在上述第1電源端子以及上述第2電源端子上分別被施加電源電壓時，將上述第1電壓電平和上述第 2電壓電平的中間的電壓電平切換為上述第1電壓電平。
6、 根據(jù)權(quán)利要求5所述的雙向電平移位電路，其特征在于， 上述開關(guān)電路，由用于切換上述電阻分壓電路的電阻分壓的開關(guān)晶體管構(gòu)成。
7、 根據(jù)權(quán)利要求6所述的雙向電平移位電路，其特征在于，構(gòu)成上述開關(guān)電路的上述開關(guān)晶體管的控制端子與上述第1電源端子 連接，基于輸入到上述第1電源端子的第1電壓電平控制上述開關(guān)電路的 切換動作。
8、 根據(jù)權(quán)利要求l所述的雙向電平移位電路，其特征在于， 上述ON/OFF控制用晶體管為在上述第1信號線和上述第2信號線之間連接的場效應(yīng)晶體管，該場效應(yīng)晶體管是在P型基板上形成N型擴散層，在上述N型擴 散層中形成P阱擴散層，在上述P阱擴散層上形成的三阱構(gòu)造的N溝道 MOS晶體管。
9、 根據(jù)權(quán)利要求l所述的雙向電平移位電路，其特征在于， 上述ON/OFF控制用晶體管為在上述第1信號線和上述第2信號線之間連接的雙極結(jié)晶體管，該雙極結(jié)晶體管為將形成在P型基板或P型擴散層上的N型擴散層作 為集電極的NPN晶體管。
10、 一種總線系統(tǒng)，其在多個設(shè)備間能雙向進行發(fā)送以及接收通信的 總線系統(tǒng)中，使用權(quán)利要求1所述的雙向電平移位電路。
全文摘要
在以第1電壓電平動作的I²C總線和以第2電壓電平動作的I²C總線之間插入多個晶體管，將至少一個晶體管的主控制電極與第1電源端子連接，通過按照處于第1電壓電平和第2電壓電平的中間電平的方式連接至少一個晶體管的主控制電極，從而降低I²C總線的雙向電平移位電路中對晶體管的耐壓要求。從而能夠在I²C總線的雙向電平移位電路中采用源極·柵極/源極·漏極間的耐壓低的MOS晶體管的結(jié)構(gòu)。
文檔編號G06F13/40GK101262221SQ20081008259
公開日2008年9月10日 申請日期2008年3月5日 優(yōu)先權(quán)日2007年3月8日
發(fā)明者小林仁, 藤井圭一 申請人:松下電器產(chǎn)業(yè)株式會社