專利名稱：用于控制高速雙向通訊之系統(tǒng)的制作方法
技術領域：
本發(fā)明系關于通訊鏈路(communicationlink)，且詳言之，系關于經 由雙向鏈路(bidirectional link)控制主裝置(master device)和從裝置(slave device)之間之通訊。
背景技術：
許多系統(tǒng)使用習知的高速雙向信號方案(signaling scheme),其中控 制經由信道發(fā)送的信號之振幅和相位之工作可均等劃分于通訊鏈路之 各端之間。于此種系統(tǒng)中，鏈路之控制可以是對稱的，使得于鏈路之 各端之發(fā)送器和接收器可包含非常相似之功能。
此種系統(tǒng)的例子可以是存儲器系統(tǒng)，其中可以有復雜的主裝置(例 如，存儲器控制器)和較簡單的從裝置(譬如存儲器裝置)。當傳輸至從 裝置時雙向裝置傳輸將對應于寫入數(shù)據，而當從從裝置傳輸時雙向裝 置傳輸將對應于讀取數(shù)據。
欲讓傳輸以高數(shù)據率產生，可在雙向數(shù)據總線之各端的接收器中 實作時鐘相位恢復功能(clock phase recover function)。對于具有明顯高 頻損失或反射之信道，可將信道等化以防止數(shù)據眼閉合(data eye closure) 受到符號間干擾(inter-symbol interference; ISI)之影響。此外，具有高 數(shù)據傳輸率之鏈路可能有明顯可能性之位錯誤發(fā)生。因此，典型地實 作錯誤偵測機構。如上所述，這些功能可在鏈路之二端以習知之方式 實作。然而，希望簡化從裝置同時維持控制行進于二個方向的數(shù)據波 形之模擬性質。

發(fā)明內容
本說明書揭示用于控制主裝置和從裝置之間之高速雙向通訊之系 統(tǒng)和方法之各種實施例。于一個實施例中，該系統(tǒng)包含例如存儲器裝 置的從裝置，例如，該從裝置連接于譬如存儲器控制器之主裝置。該主裝置可配置為控制該主裝置和該從裝置之間的數(shù)據傳輸。主裝置可
配置為提供一個或多個時鐘信號(clocksignal)至從裝置，且于初始化模 式期間，該主裝置可修正該一個或多個時鐘信號的相位調準(phase alignments再者，主裝置可根據接收自該從裝置的信息而隨后修正從 該主裝置傳送來的數(shù)據的相位調準。
于一個特定的實作中，主裝置包含接收器相位調整電路，該接收 器相位調整電路于由該主裝置所執(zhí)行之各讀取操作期間可取決于接收 自該從裝置的數(shù)據而適當?shù)匦拚撝餮b置的接收器采樣時鐘的相位調 準。
于另一個特定的實作中，于正常操作期間，該主裝置可取決于接 收自該從裝置的計算的數(shù)據錯誤率而適當?shù)匦拚稍撝餮b置經由多個 雙向數(shù)據路徑所傳送的數(shù)據的相位調準。例如，主裝置可傳送預定的 圖樣(pattern)至從裝置并調整朝一個方向之傳送數(shù)據的相位調準，直到 完成實質50^計算的轉變錯誤率(transitionerrormte)為止。此外，主裝 置可隨后以實質相等于數(shù)據位周期(databitperiod)之一半之量，其可對 應于各數(shù)據位之中間，調整朝另一個方向之傳送數(shù)據的相位調準。


圖1包含雙向數(shù)據傳輸之非對稱控制之系統(tǒng)之一個實施例的方 塊圖。
圖2為顯示圖1之從裝置的一個實施例的更詳細態(tài)樣之圖標。 圖3為說明圖1和圖2中所示之實施例之操作的流程圖。 圖4為圖1之系統(tǒng)之特定實施例的方塊圖。
圖5為顯示圖4中所示存儲器模塊之例示腳位輸出圖(pin out diagrarrO之圖。
雖然本發(fā)明容許作各種之修飾和替代形式，但在此系由圖式中之 范例顯示及詳細說明本發(fā)明之特定實施例。然而，應暸解到此處特定 實施例之圖式及詳細說明并不欲用來限制本發(fā)明為所揭示之特定形 式，反之，本發(fā)明將涵蓋所有落于如所附申請專利范圍內所界定之本 發(fā)明之精神和范圍內之修飾、等效和替代內容。應注意的是，單字"可 以[may]"系以非強制的意義[亦即，具有潛在性(potential to)]，能夠(beingableto)，而非以強制的意義[亦即必須(must)]而使用于整個本申請案。
具體實施例方式
茲參照圖1，顯示包含雙向數(shù)據傳輸之非對稱控制之系統(tǒng)之一個實 施例的方塊圖。系統(tǒng)IO包含經由多個信號路徑和連接器150連接至從 裝置IIOA至110n之主控制器100。如所示，信號路徑包含雙向(bidr) 數(shù)據路徑114、命令路徑116、和循環(huán)冗余碼(cyclic redundancy code; CRC)信息路徑112、和時鐘]18。應注意的是從裝置110n意味著說明 可使用任何數(shù)目之從裝置。亦應注意的是包含具有數(shù)目和字母之參考 指示之組件可僅用數(shù)字參考。例如，從裝置110A于適當時可稱之為從 裝置110。
于例示的實施例中，主控制器100包括控制單元10，該控制單元 101連接到傳送單元102、接收單元104、和時鐘單元106。于一個實 作中，系統(tǒng)10可以是存儲器子系統(tǒng)之例子。如此情況，例如，主控制 器100可以是存儲器控制器而從裝置110A至110n可以是譬如于存儲 器裝置的動態(tài)隨機存取存儲器(DRAM)族中之存儲器裝置。如此情況， 連接器150可以是"指狀(finger)"連接器，如可發(fā)現(xiàn)在包含了譬如從裝 置110之多個存儲器裝置的存儲器模塊上。然而，應注意的是， 一般 而言，系統(tǒng)10可表示使用雙向數(shù)據路徑之任何類型之系統(tǒng)。
于一個實施例中，命令路徑116可經由單端信號路徑輸送地址和 控制信息。雙向數(shù)據路徑114可經由雙向單端信號路徑于二個方向輸 送數(shù)據。雙向數(shù)據路徑114可包含許多的8位(字節(jié)寬)數(shù)據路徑。例如， 全部數(shù)據路徑可以是64位寬，但是全部數(shù)據路徑可以分成字節(jié)大小 (byte-sized)的部分。應注意的是全部數(shù)據路徑可包含任何數(shù)目的數(shù)據 位，并被分成不同的大小部分。CRC路徑112可經由單向的單端信號 路徑輸送CRC信息從從裝置110至主控制器100。于一個實施例中， CRC路徑112可包含二個信號路徑以輸送二個CRC位但可使用任何數(shù) 目之信號路徑和位。此外，時鐘路徑118可輸送時鐘信號0、 1、 2和3 至個從裝置110。于一個實作中，時鐘信號0、 1、 2和3之每一個可輸 送作為不同的信號對。
于高數(shù)據率時從裝置110或主控制器100接收位錯誤的或然率是顯著的。因此，可能需要用錯誤偵測碼來保護傳輸，該錯誤偵測碼將 積極地偵測在受保護的區(qū)塊內的多個位錯誤。于一個實施例中，CRC 碼可用來保護此種多位錯誤偵測。詳言之，如圖2中所示，欲簡化于
從裝置中之邏輯并報告錯誤于主控制器100，從裝置110根據其所正產 生或其所正接收的數(shù)據之其中任一種情況而計算CRC。因此，欲將CRC 信息傳輸回主控制器100可使用一個或多個單向CRC信號路徑112。 如圖2中所示，CRC產生單元119A根據其內部數(shù)據計算CRC，并將 該CRC數(shù)據送回到主控制器100。當于鏈路上朝任一方向偵測到錯誤 時，主控制器100可藉由重試該操作而更正錯誤。
于一個實施例中，可計算CRC信息并與數(shù)據并行從從裝置110傳 輸至主控制器100，而使得CRC到達主控制器100時可與其正在保護 的數(shù)據塊同時取得。于一個實施例中，藉由于寫入至讀出(write-to-read) 和讀出至寫入(read-to-write)轉變期間引入延遲于數(shù)據路徑中而可減緩 與計算CRC相關聯(lián)之延遲。
如上所述，許多習知的系統(tǒng)藉由實作譬如時鐘相位恢復、信道等 化、錯誤偵測(例如，于雙方通訊裝置中)之控制功能而控制高速雙向通 訊。然而，如下更詳細之說明，可以簡化從裝置110。就此而論，主控 制器100可包含控制功能，其可動態(tài)地及適當?shù)卣{整所傳送之寫入數(shù) 據之信號特性(例如，相位等)以使從裝置110能夠根據從從裝置110所 接收的信息正確地讀取數(shù)據。此外，主控制器100可調整其內部接收 器特性以致能(enable)主控制器100以接收由從裝置110所發(fā)送的數(shù)據。 再者，主控制器100可調整被提供至從裝置110的時鐘信號118的相 位，以致能將被正確地采樣之地址和命令信息。
更詳言之，對于總線中不同的信號于傳輸路徑中于高數(shù)據率延遲 之不確定性可能需要對該等信號的接收器之采樣時鐘的每位相位調 整。欲避免使用此從裝置110中之電路系統(tǒng)，主控制器100可調整其 傳輸時鐘和數(shù)據信號的相位，以避免于此從裝置中之復雜相移電路。 因此，控制單元101可根據從從裝置110接收的數(shù)據而計算相位信息， 該從裝置110可用來調整在主控制器100內不同的時鐘緣(clock edge) 的相位。例如，響應于如CRC數(shù)據和讀取數(shù)據之此種信息，控制單元 101可分別控制在傳送單元102、接收單元104、和時鐘單元106內的相位追蹤和調整電路103、 105、和107。
參照圖2，顯示圖1之從裝置的一個實施例之更詳細態(tài)樣的圖。應 注意的是，從裝置IIOA可代表圖1中之任何的從裝置。圖3之從裝置 110A包含連接到接收地址和命令信號116之核心邏輯255。從裝置 11 OA亦包括連接以接收雙向數(shù)據路徑114之其中 一個信號路徑和VRef 信號的數(shù)據輸入緩沖器209。緩沖器209之寫入數(shù)據輸出系連接至正反 器(flip-flop; FF)208之輸入。FF 208之輸出系連接至CRC單元119A 之輸入和至儲存器120A。來自儲存器120A之讀取數(shù)據輸出信號系連 接至FF 206之輸入。FF 206之輸出系連接至數(shù)據輸出緩沖器210，該 緩沖器210系連接至雙向數(shù)據路徑114之相同的信號路徑。讀取數(shù)據 輸出信號亦連接至CRC單元119A之輸入。
CRC單元119A之輸出系連接至2輸入多任務器(two input multiplexer)250之其中一個輸入。多任務器250之輸出系連接至FF 205 之輸入。FF 205之輸出系連接至輸出緩沖器211而該輸出緩沖器211 連接至CRC之一個信號路徑和信號路徑112。至多任務器250的另一 個輸入是讀取數(shù)據的數(shù)據字節(jié)。CRC信號路徑可與讀取數(shù)據多任務處 理。多任務器輸入選擇系由從核心邏輯255提供。應注意的是，雖然 顯示僅有一個信號路徑以及因此一個位的數(shù)據，但是取決于各從裝置 操作的數(shù)據位之數(shù)目，可有任何數(shù)目的數(shù)據信號路徑。例如，于從裝 置為DRAM裝置的實施例中，可有4個、8個、16個、等等的數(shù)據路 徑信號至各裝置。
于例示之實施例中，時鐘118提供至輸入緩沖器219，作為于 1.6GHz時之差動信號(differential signal),但考量到可以使用其它的頻 率。緩沖器219之輸出為連接到FF 218之輸入之單端時鐘信號。FF 218 之輸出經由反相器217連接回至FF218之輸入，因此FF218將1.6GHz 的時鐘除以2。 FF 218之800 MHz之輸出亦用以提供時鐘給在從核心 邏輯255內之電路。FF 218之清除輸入(clear i叩ut)連接至從核心邏輯 255并指定為"訓練重設(training reset)"。如所示，F(xiàn)F205、 FF206、 FF 208、和FF218系各由1.6GHz之時鐘來提供時鐘。再者，F(xiàn)F 205、 FF 206、和FF 208顯示為雙緣(dualedge)正反器，表示他們配置為在輸入 時鐘信號之前緣(leading edge)和后緣(trailing edge)鎖存(latch)'D，輸入。因此，讀取數(shù)據、寫入數(shù)據、和CRC信息可于3.2GHz于其個別的數(shù)
據路徑輸送。
于一個實施例中，當接收到寫入數(shù)據時，該寫入數(shù)據由FF 208鎖 存并儲存于儲存器120A。于不同的實施例中，儲存器120A可表示可 儲存數(shù)據之任何類型的儲存器。例如，于一個實作中，儲存器120A可 包含配置成列和行之存儲器儲存數(shù)組，該存儲器儲存數(shù)組包含對應之 感測放大器(譬如可在典型的DRAM裝置中看到)?？筛鶕诘刂访?信號路徑116接收之地址和命令而存取儲存器數(shù)組之特定的列和行。 此外，儲存器120A可包含一個或多個獨立的可存取緩存器，亦可根據 于地址命令信號路徑116接收之地址和命令而存取該等緩存器。
如上所述，CRC信息從從裝置110經由多任務器250傳輸至主控 制器100。如圖2中所示，CRC信號路徑112于部分的讀取數(shù)據周期 期間可輸送數(shù)據字節(jié)數(shù)據。詳言之，于一個實施例中，二個CRC信號 路徑可保護8個數(shù)據路徑。于從從裝置110至主控制器100之傳輸中， 可不建立數(shù)據塊中數(shù)據之更正， 一直到己接收了所有的數(shù)據塊和CRC 為止。然而，此增加了對于數(shù)據塊的第一部分之潛伏期(latency)，該數(shù) 據塊第一部分可以是對于系統(tǒng)中前進傳輸之重要字組(critical word)。
因此，于一個實施例中，可藉由包含附加的線內(in-line)錯誤碼而 額外地保護重要字組。例如，可藉由于讀取數(shù)據塊之開始處重復重要 字組(例如，字節(jié)O)而實作附加的錯誤偵測信息。藉由送出重要字組二 次，主控制器100可確認二個副本之間之各位是相同的，并實質地降 低對于重要字組之錯誤率，因此允許重要字組于已接收用于該區(qū)塊之 完整的CRC之前被視為有效。在另一種方法中，在讀取操作期間，從 裝置110于讀取數(shù)據塊之首二個拍(beat)或位時間期間可送出該重要字 組。于一個實施例中，為允許用于重要第一數(shù)據字組之二個副本的空 間，其中一個數(shù)據字節(jié)(例如，數(shù)據字節(jié)3)可于讀取數(shù)據塊之首四個拍 期間輸出于CRC路徑。應注意的是，從CRC取得適當?shù)腻e誤覆蓋(error coverage)而最小化于總線效率的沖擊，數(shù)據可群集在經CRC計算過的 數(shù)據塊中。
下列將結合圖3而作更詳細之說明。于操作期間，主控制器100 可動態(tài)地和適當?shù)卣{整所傳送之寫入數(shù)據之信號特性(例如，相位等)和其內部接收器特性，并調整提供至從裝置110之時鐘信號118的相
位。尤其是，如上所述，接收單元104包含采樣時鐘相位調整電路105， 該采樣時鐘相位調整電路105可包含二元相位偵測器(bang-bang phase detector)(未圖標)。就此而言，每當主控制器IOO正接收來自從裝置110 的數(shù)據時，接收單元104可使用該二元相位偵測器來調整其自己的局 部采樣時鐘相位以較佳地接收由該從裝置110所傳送的數(shù)據。此外， 主控制器100包含時鐘相位調整邏輯107，該時鐘相位調整邏輯107 可用來調整各時鐘信號120的相位。例如，譬如于電源開啟重設期間 之初始化處理期間，主控制器100可調整各時鐘信號118的相位以致 能各從裝置以正確地采樣地址和命令信號116。再者，主控制器100包 含傳送數(shù)據相位調整邏輯103，該傳送數(shù)據相位調整邏輯103可用來調 整傳輸至從裝置IIOA之寫入數(shù)據的相位。于初始化期間和以預定的時 距的操作期間，主控制器IOO可調整傳送的數(shù)據相位以致能從裝置110 以較佳地接收該寫入數(shù)據。
圖3為說明圖1和圖2中所示實施例之操作的流程圖。如上所述， 主控制器100可配置為適當?shù)匦拚鋾r鐘、傳送、和接收特性，而使 得該主控制器100可以傳送由該從裝置正確地接收的數(shù)據，并且該主 控制器100可正確地接收由該從裝置所發(fā)送的數(shù)據。
圖4為描繪圖1中之系統(tǒng)之一個實作的圖。如所示，系統(tǒng)10為包 含連接于雙列直插式存儲器模塊(dual in-line memory module; DIMM)410之存儲器控制器100之存儲器子系統(tǒng)。因此，存儲器控制 器100為圖1中所示主控制器100的代表，以及DIMM 410包含多個 DRAM裝置IIOA，該DRAM裝置IIOA為圖1中從裝置110之代表。
于例示實施例中，圖1之時鐘信號120描繪為MCLK 0至MCLK 3。 此外，如上所說明，MCLK 1系連接至首五個DRAM裝置IIO，而MCLK 0系連接至次四個DRAM裝置110。同樣情況，MCLK 2和MCLK 3 系連接至次五個和四個DRAM裝置。于例示實施例中，地址/命令116 信號路徑系平行連接至DRAM裝置110，但是從DIMM之一端至另一 端。因此地址/命令信號之此特殊通路(routing)導致DRAM裝置與 DRAM裝置之間的信號偏斜(skew)，尤其是他們進一步的間隔的情況 下。由下列之更詳細說明，提供至一群DRAM裝置110之各時鐘可以不受彼此時鐘的支配而做相位調整。
共同地參照圖1至圖4，并從圖3之方塊300開始，于重設或開啟 電源狀況后(方塊300)，主控制器100可獨立地調準各時鐘信號，而使 得各從裝置可正確地鎖存地址和命令信息(方塊305)。詳言之，于一個 實施例中，各時鐘信號(例如，時鐘O、時鐘l、時鐘2等)可被安排至 一個或多個個別的從裝置110的路徑，而使得連接至共同時鐘之從裝 置可以有相似的時鐘偏斜。此外，如圖4中所示，地址/命令信號路徑 116被平行安排至所有的從裝置的路徑，并從DIMM 410之一端至另一 端。就此而言，于具有一個時鐘(例如，MCLK l)之一個從裝置(例如 110A)之地址/命令信號時序可明顯與具有不同時鐘(例如，MCLK 2)之 另一個從裝置(例如110n)之地址/命令信號時序明顯不同。然而，地址/ 命令信號偏斜對于連接至共同時鐘之從裝置可足夠的接近，而使得可 調整共同時鐘的相位以允許共同時鐘所連接至之所有的從裝置正確地 獲得地址/命令信號。
因此，于一個實施例中，為了調準時鐘118，各從裝置110可具有 儲存于儲存器120A內之預定的值。此值可藉由送出特定的地址或命令 至從裝置(例如IIOA)而被存取，該從裝置可導致所儲存之值從從裝置 IIO發(fā)送至主控制器100。若從裝置IIOA之時鐘除法器電路(例如，F(xiàn)F 218)正在正確地采樣輸入時鐘(方塊310)，則主控制器100可讀回儲存 在儲存器120A內的正確值。然而，欲獲得良好的初始邊限(margin)， 時鐘相位調整電路107可掃描(sweep)時鐘相位經過二個周期。于一個 實施例中，控制單元101可提供數(shù)字信號至相位調整電路107以調整 時鐘相位(方塊310)。于調整時鐘相位期間，可持續(xù)地檢核讀取數(shù)據而 控制單元101可判定時鐘相位調整的哪個范圍產生最正確的結果，以 及從裝置110A是否鎖定于主裝置時鐘(方塊315)。有可能一個或多個 從裝置除法器(FF218)在錯誤波緣處獲得1.6GHz的時鐘。于此種情況， 子邏輯255可提供訓練重設信號至FF 218(方塊320)。一旦各從裝置110 被鎖定于其個別的主裝置時鐘(方塊315)，則操作進行至(方塊325)，于 此主控制器100的接收單元104可被訓練以正確地接收從從裝置110 來的讀取數(shù)據。
應注意的是于一個實作中，于相位調準訓練期間，數(shù)據可被寫入和儲存至從裝置IIO。然而，于一些實施例中，可能不希望提供特別的
緩存器僅用于訓練期間。這對于DRAM裝置而言特別真實。就此而言， DRAM裝置的感測放大器于訓練期間可用為暫用儲存(scratch pad storage)。詳言之，當從給定的存儲器單元讀取位值時，儲存于單元中 之電荷可傳送至感測放大器并接著被讀取。然而，可能不需要將該數(shù) 據寫回至個別的儲存單元中。
相位調整電路105可調整采樣時鐘相位以正確地接收該讀取數(shù)據 和CRC數(shù)據。于一個實施例中，控制單元101可包含電路以判定是否 接收單元104最佳地鎖住該讀取數(shù)據。若接收單元104未最佳地鎖住 該讀取數(shù)據(方塊330)，則控制單元101可提供控制信號至相位調整電 路105。詳言之，于一個實施例中，二個采樣可由CRC數(shù)據和使用于 相位偵測和調整電路105內之二元相位偵測器之讀取數(shù)據制成。 一個 采樣可制成于數(shù)據之中央，而一個采樣可制成于數(shù)據之邊緣。從這些 采樣之結果，控制單元101可判定采樣是否取得太早、太晚或在中間 位置。根據判斷的結果，控制單元101可調整接收相位調整電路105 的相位(方塊335)。若接收單元104被鎖至讀取數(shù)據(方塊330)，則操作 進行至方塊340，于方塊340可訓練傳送單元102寫入從裝置能讀取的 數(shù)據。應注意的是于正常操作期間每當接收讀取數(shù)據時，可連續(xù)地訓 練接收單元104。
當主控制器100判定接收單元104被鎖定于該讀取數(shù)據和CRC數(shù) 據(方塊330)時，則主控制器100嘗試訓練傳送單元102發(fā)送該從裝置 IIO能正確地接收的數(shù)據。詳言之，主控制器100發(fā)送寫入數(shù)據訓練圖 樣至從裝置IIO(方塊340)。于一個實作中，訓練圖樣可包含許多0至 1和1至0的轉變?？刂茊卧?01可判定是否從裝置被鎖定于寫入數(shù)據。 若控制單元101判定從裝置未鎖定于寫入數(shù)據(方塊345)，則控制單元 101可調整寫入數(shù)據的相位。于一個實施例中，可將寫入數(shù)據相位調整 得夠遠，以導致該寫入數(shù)據以轉變位(例如，0至1轉變)將近50%的錯 誤率被從裝置110不正確地鎖存和儲存，如于讀取數(shù)據所看到者(方塊 350)。 50%的轉變錯誤率可表示寫入數(shù)據在接近波緣處正被采樣。然后 寫入數(shù)據相位可調整回0.5個數(shù)據位時間。如此作法將導致FF 208采 樣數(shù)據大概接近各數(shù)據位之中央。對于用于各從裝置110之各數(shù)據信號路徑可施行此處理。若主控制器100判定從裝置110被鎖定于該數(shù)
據，則系統(tǒng)10可開始正常操作(方塊355)。
進行至方塊360，在系統(tǒng)IO之正常操作期間，由于晶粒之此種溫 度差異，因此各種時鐘和數(shù)據相位可能漂移。如上面所提及的，只要 有發(fā)生讀取和數(shù)據正被傳輸于數(shù)據路徑，則可藉由主控制器100連續(xù) 地檢核讀取數(shù)據相位調準。然而，于總線流量(bus traffic)中大的間隙 (gap)可允許相位漂移而不被偵測。就此而言，控制單元101可藉由測 量訓練順序之間的經過時間而于預定的時距訓練寫入數(shù)據相位(方塊 365)。若寫入數(shù)據相位的訓練之間之經過時間超過限制值(方塊370)， 則控制單元101藉由寫入具有許多轉變之該寫入數(shù)據訓練圖樣(方塊 375)并調整寫入數(shù)據相位(方塊385)同時如上述于方塊340至350尋找 將近50%的轉變錯誤率，而如上述來訓練寫入數(shù)據相位。若控制單元 101判定從裝置110被鎖定于寫入數(shù)據(方塊380)，則系統(tǒng)10繼續(xù)正常 操作。
參照圖5，顯示圖4所示之存儲器模塊之一個實施例之例示腳位之 圖。于圖4屮所示之實施例中，存儲器模塊為DIMM。典型地，DIMM 包含具有通常滑入插座(socket)之指狀連接器之電路板。指狀連接器具 有金屬墊，該金屬墊與插座中之裝有彈簧的接點配對。各種信號被安 排從指狀連接器至DRAM裝置的路徑。欲獲得具有所希望之信號品質 之時鐘信號，該時鐘信號系位于指狀連接器之端部，如腳位圖中所示。
雖然 已相當詳細地說明了諸實施例，但是對于熟悉此項技術者而 言一旦完全明了上述揭露之說明后，則對于許多的變化和修改將變得 很明顯。下列之申請專利范圍系意欲包含所有的此等變化和修改。
權利要求
1. 一種系統(tǒng)(10)，包括從裝置(110A)；以及主裝置(100)，該主裝置連接于該從裝置，并配置為控制該主裝置和該從裝置之間的數(shù)據傳輸，其中，該主裝置配置為提供一個或多個時鐘信號(118)至該從裝置；其中，在初始化模式期間，該主裝置進一步配置為修正該一個或多個時鐘信號的相位調準，并且根據接收自該從裝置的信息而隨后修正從該主裝置傳送來的數(shù)據的相位調準。
2. 如權利要求1所述的系統(tǒng)，其中，接收自該從裝置的該信息包含經由一個或多個單向循環(huán)冗余碼(CRC)數(shù)據路徑(112)發(fā)送的CRC信 息，其中，該CRC信息對應于由該主裝置經由多個雙向數(shù)據路徑(114) 所發(fā)送的數(shù)據。
3. 如前述權利要求中任意一項所述的系統(tǒng)，其中，該主裝置包含 接收器相位調整電路(104)，該接收器相位調整電路配置為取決于該 CRC信息而適當?shù)匦拚撝餮b置的接收器采樣時鐘的相位調準。
4. 如權利要求1所述的系統(tǒng)，其中，該主裝置包含接收器相位調 整電路(104)，該接收器相位調整電路配置為在該主裝置執(zhí)行每個讀取 操作期間取決于接收自該從裝置的數(shù)據而適當?shù)匦拚撝餮b置的接收 器采樣時鐘的相位調準。
5. 如權利要求1所述的系統(tǒng)，其中，在正常操作期間，該主裝置 進一歩配置為取決于接收自該從裝置的計算的數(shù)據錯誤率而適當?shù)匦?正由該主裝置經由多個雙向數(shù)據路徑傳送的該數(shù)據的相位調準。
6. 如權利要求5所述的系統(tǒng)，其中，該主裝置配置為傳送預定的 圖樣至該從裝置并在一個方向上調整該傳送數(shù)據的相位調準，直至達到實質上50%的計算的轉變錯誤率為止，并隨后以實質上等于數(shù)據位 周期的一半的量來在另一個方向上調整該傳送數(shù)據的相位調準。
7.如權利要求l所述的系統(tǒng)， 信號路徑(116)上傳送預定的命令，接收自該從裝置的數(shù)據來調整該-其中，該主裝置配置為在地址/命令 并且響應于該預定的命令而取決于 個或多個時鐘信號的相位調準。
8. —種方法，包括主裝置(100)，其控制該主裝置與從裝置(110A)之間的數(shù)據傳輸； 該主裝置提供一個或多個時鐘信號(118)至該從裝置；以及 在初始化模式期間，該主裝置修正該一個或多個時鐘信號的相位調準，并且根據接收自該從裝置的信息而隨后修正從該主裝置傳送的數(shù)據的相位調準。
9. 如權利要求8所述的方法，其中，接收自該從裝置的該信息包 含經由一個或多個單向循環(huán)冗余碼(CRC)數(shù)據路徑(112)發(fā)送的CRC信 息，其中該CRC信息對應于由該主裝置經由多個雙向數(shù)據路徑(114) 所發(fā)送的數(shù)據。
10. —種存儲器子系統(tǒng)，包括存儲器裝置(410);以及存儲器控制器(100)，該存儲器控制器連接于該存儲器裝置，并配 置為控制該存儲器控制器和該存儲器裝置之間的數(shù)據傳輸，其中，該存儲器控制器配置為提供一個或多個時鐘信號(iis:)至該存儲器裝置；其中，在初始化模式期間，該存儲器控制器進一步配置為修正該 一個或多個時鐘信號的相位調準，并且根據接收自該存儲器裝置的信 息而隨后修正從該存儲器控制器傳送至該存儲器裝置的數(shù)據的相位調 準。
全文摘要
一種用于控制高速雙向通訊之系統(tǒng)，包含例如存儲器裝置的從裝置，例如，該從裝置連接于譬如存儲器控制器之主裝置。主裝置可配置為控制該主裝置和該從裝置之間的數(shù)據傳輸。主裝置可配置為提供一個或多個時鐘信號至從裝置，且于初始化(initialization)模式期間，該主裝置可修正一個或多個時鐘信號的相位調準(phase alignment)。再者主裝置可根據接收自該從裝置的信息而隨后修正從主裝置傳送來的數(shù)據的相位調準。
文檔編號G06F1/10GK101548253SQ200780040291
公開日2009年9月30日 申請日期2007年9月11日 優(yōu)先權日2006年9月11日
發(fā)明者G·R·塔爾博特 申請人:先進微裝置公司