專利名稱：仿真器復(fù)位電路的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及復(fù)位電路，特別是涉及一種嵌入式系統(tǒng)的仿真器復(fù)位電路。
技術(shù)背景目前，嵌入式處理器越來越多地應(yīng)用在工業(yè)控制、自動(dòng)化設(shè)備、智能儀表、 新型家用電器和移動(dòng)通訊設(shè)備等領(lǐng)域，基于嵌入式處理器的嵌入式系統(tǒng)能夠提 供控制、監(jiān)測(cè)等多種功能，在現(xiàn)代工業(yè)技術(shù)的各個(gè)領(lǐng)域都有廣泛的應(yīng)用。為了 能使嵌入式系統(tǒng)應(yīng)用于具體場(chǎng)合，必須對(duì)嵌入式系統(tǒng)進(jìn)行軟硬件設(shè)計(jì)、開發(fā)和調(diào)試。因此，大部分嵌入式處理器，如高性能RISC處理器(ARM, Advanced RISC Machines)等，為了提供調(diào)試功能，都提供了聯(lián)合測(cè)試行動(dòng)小組(JTAG， Joint TestAction Group )調(diào)試接口。相應(yīng)地，嵌入式處理器的仿真器提供了多處理器 +反上調(diào)試(Multi-ICE, Multi-processor In-Circuit Emulator ) 4妄口 ，因此，就需 要一個(gè)從JTAG接口到Multi-ICE接口的轉(zhuǎn)換電路。通常，Multi-ICE接口的TMS、 TCK、 TDO和TDI這四個(gè)管腳信號(hào)線可以 與相應(yīng)的嵌入式處理器的JTAG接口管腳信號(hào)對(duì)接，線路上沒有過多的要求。 但對(duì)于復(fù)位信號(hào)就比較麻煩，Multi-ICE接口上有兩個(gè)復(fù)位管腳 一個(gè)是測(cè)試復(fù) 位管腳Multi—TRST，另一個(gè)是系統(tǒng)復(fù)位管腳SRST。其中，Multi_TRST—般需 要和上電復(fù)位信號(hào)進(jìn)行相與操作，然后將操作結(jié)果送到嵌入式處理器JTAG接 口的測(cè)試復(fù)位管腳TRST。而SRST復(fù)位管腳信號(hào)是一個(gè)雙向復(fù)位信號(hào)，其功能 為可以通過上電復(fù)位信號(hào)同時(shí)復(fù)位嵌入式處理器和仿真器，也可以僅僅是由 仿真器通過SRST發(fā)出復(fù)位信號(hào)給嵌入式處理器的系統(tǒng)復(fù)位管腳RESET,讓嵌 入式處理器進(jìn)行復(fù)位?，F(xiàn)有的上電復(fù)位芯片如ADM809TART等，邏輯關(guān)系比較簡(jiǎn)單，上電后，從復(fù)位輸出管腳輸出一個(gè)幾百毫秒的低電平信號(hào)，之后一直保持為高電平。這 種情況下，如果直接把上電復(fù)位芯片的復(fù)位輸出管腳同時(shí)連接到仿真器的SRST管腳和嵌入式處理器的RESET管腳，將會(huì)造成邏輯^"誤當(dāng)上電復(fù)位芯片復(fù)位 完成后，復(fù)位輸出管腳保持高電平狀態(tài)，此時(shí)如果仿真器發(fā)出復(fù)位信號(hào)，SRST 管腳為低電平，則會(huì)因?yàn)殡娐穬啥穗娖讲灰恢聦?dǎo)致復(fù)位器件的損壞。為避免這個(gè)問題出現(xiàn)，現(xiàn)有技術(shù)中的技術(shù)方案使用專用邏輯器件，該器件 能夠提供一個(gè)連接上電復(fù)位芯片和仿真器和嵌入式處理器的邏輯電路當(dāng)上電 復(fù)位芯片復(fù)位輸出管腳為低電平時(shí)，同時(shí)復(fù)位仿真器和嵌入式處理器；而當(dāng)上 電復(fù)位芯片復(fù)位輸出管腳為高電平時(shí)，仿真器單獨(dú)復(fù)位嵌入式處理器。但是， 這種專用邏輯器件內(nèi)部結(jié)構(gòu)復(fù)雜、成本高、且封裝后面積較大。發(fā)明內(nèi)容有鑒于此，本實(shí)用新型的主要目的在于提供一種嵌入式系統(tǒng)的仿真器復(fù)位 電路，在保證正常復(fù)位的同時(shí)，結(jié)構(gòu)簡(jiǎn)單、成本低，且占用空間小。 為達(dá)到上述目的，本實(shí)用新型的技術(shù)方案是這樣實(shí)現(xiàn)的 一種仿真器復(fù)位電^各，所述電i 各至少由上電復(fù)位芯片、PNP三極管、NPN 三極管、仿真器、嵌入式處理器以及一個(gè)以上電阻構(gòu)成，其中，上電復(fù)位芯片 的復(fù)位輸出管腳連接PNP三極管的基極；PNP三極管的發(fā)射極通過電阻連接至 電源正極，集電極連接NPN三極管的基極；NPN三極管的集電極連接至仿真 器的系統(tǒng)復(fù)位管腳和嵌入式處理器的系統(tǒng)復(fù)位管腳，并通過電阻連接至電源正 極，NPN三極管的發(fā)射極接地；仿真器的系統(tǒng)復(fù)位管腳連接至嵌入式處理器的 系統(tǒng)復(fù)位管腳。其中，所述電路還包括雙二極管，其中，第一二極管的陰極連接至上電復(fù) 位芯片的復(fù)位輸出管腳，陽極連接通過電阻連接至電源正極，陽極還同時(shí)連接 至嵌入式處理器的調(diào)試接口的測(cè)試復(fù)位管腳；第二二極管的陰極連接至仿真器 的測(cè)試復(fù)位管腳，陽極與第一二極管的陽極相連。本實(shí)用新型的仿真器復(fù)位電路，僅包含兩個(gè)三極管和少量其它簡(jiǎn)單元器件， 利用三極管的集電極開路可以實(shí)現(xiàn)邏輯上"線與"的這個(gè)特點(diǎn)，能實(shí)現(xiàn)上電復(fù)
位芯片的發(fā)出的復(fù)位信號(hào)和仿真器復(fù)位信號(hào)之間的隔離，保證正常的復(fù)位；并
且實(shí)現(xiàn)結(jié)構(gòu)簡(jiǎn)單、成本低，占用空間小。

圖1為本實(shí)用新型的仿真器復(fù)位電路的原理圖。
具體實(shí)施方式
以下結(jié)合附圖及具體實(shí)施例對(duì)本實(shí)用新型再作進(jìn)一步詳細(xì)的說明。
如圖1所示，本實(shí)用新型包括上電復(fù)位芯片U3、 PNP三才及管Ql和NPN 三極管Q2、 一個(gè)以上電阻、仿真器U1和嵌入式處理器U2。其中，仿真器UJ 包括Multi—ICE接口 ，所述MultijCE接口包括SRST管腳和Multi—TRST管腳， 嵌入式處理器U2包括JTAG接口和RESET管腳，所述JTAG接口包括TRST 管腳；上電復(fù)位芯片U3的工作原理和現(xiàn)有技術(shù)中一致，上電后，上電復(fù)位芯 片U3的復(fù)位輸出管腳RESET輸出一個(gè)幾百毫秒的低電平信號(hào)，之后一直保持 為高電平。上電復(fù)位芯片U3的RESET管腳連接PNP三極管Ql的基極，PNP 三極管Ql的發(fā)射極通過電阻連接至電源VCC,集電極連接NPN三極管Q2的 基極；NPN三極管Q2的集電極連接至仿真器Ul的Multi—ICE接口 SRST管腳 和嵌入式處理器U2的RESET管腳，并通過電阻連才妄至電源正極VCC, NPN 三極管的發(fā)射極接地，仿真器Ul Multi—ICE接口的SRST管腳和嵌入式處理器 U2的RESET管腳相連。
本實(shí)用新型仿真器復(fù)位電路的工作原理是當(dāng)上電復(fù)位芯片的RESET管腳 輸出低電平復(fù)位信號(hào)時(shí)，Ql導(dǎo)通，使Q2的基極為高電平，這時(shí)Q2也導(dǎo)通， 并在Q2的集電極輸出低電平信號(hào)，該低電平信號(hào)同時(shí)輸出到仿真器Ul Multi—ICE接口的SRST管腳和嵌入式處理器U2的RESET管腳，同時(shí)實(shí)現(xiàn)了 仿真器Ul和嵌入式處理器U2的復(fù)位。當(dāng)上電復(fù)位芯片U3的RESET管腳輸出高電平時(shí)，Ql和Q2都截止，Q2 的集電極對(duì)地呈開路狀態(tài)，相當(dāng)于上電復(fù)位芯片U3的RESET管腳到仿真器 Ul Multi—ICE接口的SRST管腳和嵌入式處理器U2的RESET管腳之間的通路 斷開，此時(shí)，仿真器Ul的MultijCE接口可以從自身的SRST管腳對(duì)嵌入式處 理器U2進(jìn)行復(fù)位，但不會(huì)影響到上電復(fù)位芯片U3。
另外，為使仿真器Ul MuW—ICE接口的Multi—TRST管腳發(fā)出的復(fù)位信號(hào) 和上電復(fù)位信號(hào)相與，之后相與的結(jié)果送到嵌入式處理器U2 JTAG接口的 TRST管腳，本實(shí)用新型的仿真器復(fù)位電路還包括雙二極管VD1。其中，第一 二極管的陰極連接至上電復(fù)位芯片U3的RESET管腳，陽極連接通過電阻連接 至電源正極VCC，陽極同時(shí)也連接至嵌入式處理器U2 JTAG接口的TRST管腳， 第二二極管的陰極連接至仿真器Ul Multi—ICE接口的Multi—TRST管腳，陽極 和第一二極管的陽極相連，當(dāng)仿真器U1 Multi—ICE接口的Multi—TRST管腳和 上電復(fù)位芯片U3的RESET管腳都輸出高電平時(shí)，嵌入式處理器U2 JTAG接 口的TRST管腳才為高電平；反之，仿真器U1 Multi—ICE接口的Multi—TRST 管腳或上電復(fù)位芯片U3的RESET管腳輸出低電平時(shí)，嵌入式處理器U2 JTAG 接口的TRST管腳為低電平，對(duì)嵌入式處理器U2進(jìn)行復(fù)位。
以上所述，僅為本實(shí)用新型的較佳實(shí)施例而已，并非用來限定本實(shí)用新型 的保護(hù)范圍。本領(lǐng)域內(nèi)技術(shù)人員應(yīng)該能聯(lián)想到的利用本實(shí)用新型的結(jié)構(gòu)所做出 的相應(yīng)類型的變形，以及符合本實(shí)用新型結(jié)構(gòu)特征的利用其它復(fù)位芯片或仿真 器、嵌入式處理器之間的仿真電路都應(yīng)該屬于本實(shí)用新型的保護(hù)范圍。
權(quán)利要求1. 一種仿真器復(fù)位電路，其特征在于，所述電路至少由上電復(fù)位芯片、PNP三極管、NPN三極管、仿真器、嵌入式處理器以及一個(gè)以上電阻構(gòu)成，其中，上電復(fù)位芯片的復(fù)位輸出管腳連接PNP三極管的基極；PNP三極管的發(fā)射極通過電阻連接至電源正極，集電極連接NPN三極管的基極；NPN三極管的集電極連接至仿真器的系統(tǒng)復(fù)位管腳和嵌入式處理器的系統(tǒng)復(fù)位管腳，并通過電阻連接至電源正極，發(fā)射極接地；仿真器的系統(tǒng)復(fù)位管腳連接至嵌入式處理器的系統(tǒng)復(fù)位管腳。
2、 根據(jù)權(quán)利要求1所述的仿真器復(fù)位電路，其特征在于，所述電路還包括 雙二極管，其中，第一二極管的陰極連接至上電復(fù)位芯片的復(fù)位輸出管腳，陽 極連接通過電阻連接至電源正極，陽極還同時(shí)連接至嵌入式處理器的調(diào)試接o 的測(cè)試復(fù)位管腳；第二二極管的陰極連接至仿真器的測(cè)試復(fù)位管腳，陽極與第 一二極管的陽極相連。
專利摘要本實(shí)用新型涉及一種仿真器復(fù)位電路，該復(fù)位電路至少由上電復(fù)位芯片、PNP三極管、NPN三極管、仿真器、嵌入式處理器以及一個(gè)以上電阻構(gòu)成，其中，上電復(fù)位芯片的復(fù)位輸出管腳連接PNP三極管的基極；PNP三極管的發(fā)射極通過電阻連接至電源正極，集電極連接NPN三極管的基極；NPN三極管的集電極連接至仿真器的系統(tǒng)復(fù)位管腳和嵌入式處理器的系統(tǒng)復(fù)位管腳，并通過電阻連接至電源正極，發(fā)射極接地；仿真器的系統(tǒng)復(fù)位管腳連接至嵌入式處理器的系統(tǒng)復(fù)位管腳。本實(shí)用新型能實(shí)現(xiàn)上電復(fù)位芯片的發(fā)出的復(fù)位信號(hào)和仿真器復(fù)位信號(hào)之間的隔離，保證正常的復(fù)位；并且實(shí)現(xiàn)結(jié)構(gòu)簡(jiǎn)單、成本低，占用空間小。
文檔編號(hào)G06F1/24GK201097305SQ20072015546
公開日2008年8月6日 申請(qǐng)日期2007年8月17日 優(yōu)先權(quán)日2007年8月17日
發(fā)明者劉團(tuán)輝 申請(qǐng)人:中興通訊股份有限公司