專利名稱:商業(yè)評估系統(tǒng)及方法及相關成本利益預測方法
技術領域:
本發(fā)明關于一種集成電路設計縮減的商業(yè)評估系統(tǒng)及方法,特別關于一種用以預測集成電路設計縮減的可縮減合格率的商業(yè)評估系統(tǒng)及方法及相關成本利益預測方法。
背景技術:
在一半導體元件制造程序中,集成電路設計者可直接地縮減(shrink)一集成電路芯片(IC chip)的設計尺寸。舉例來說,一集成電路芯片在一晶片廠的同一尺寸的一晶片的設計可被由0.18微米(um)縮減至0.16微米。有時候設計縮減可能僅用于部分的制造過程,例如一特定制造過程技術的后端(back-end)。通常由于設計縮減的關系,單一晶片可產(chǎn)生更多的集成電路芯片,芯片速度或耗電也被改善,以及/或可得到其它利益。
然而,與設計縮減有關的整體成本降低并不直接地明顯由晶粒區(qū)域面積造成。特別是,先前設計的制造流程可能具有一較佳的合格率百分比。同時,設計縮減本身也可能導致需要被解決的問題,使得整體成本也因此增加。將一設計縮減變成可生產(chǎn)的設計需要一段時間,此往返時間可為從一季度到數(shù)年。此往返時間包含發(fā)展晶片委托加工(foundry)技術、芯片驗證(silicon proven)學習、以及其類似技術所需的時間。此耗時的程序?qū)⑹蛊潆y以辨別真實利益,特別是當處于不斷變化的商業(yè)環(huán)境時。
一般而言,往返時間以及芯片縮減的判斷既不可靠也不系統(tǒng)。因此,需要在芯片設計上的一初期評估方法。一個有效的評估近似法將有助于布局品質(zhì)的指標、硅知識產(chǎn)權(IP)設計、設計縮減、以及產(chǎn)品成本評估的商業(yè)決策。
發(fā)明內(nèi)容
有鑒于此,本發(fā)明提供一種商業(yè)評估系統(tǒng)及方法及相關成本利益預測方法,用于集成電路設計縮減的商業(yè)評估,用以預測可縮減合格率,依據(jù)本發(fā)明的一實施例提供一個評估系統(tǒng)來判斷一集成電路芯片的一設計縮減的成本利益。
本發(fā)明提供一種成本利益預測方法,應用于集成電路芯片設計縮減,該成本利益預測方法包括依據(jù)該集成電路芯片的一給定設計布局,計算一原始合格率結果;將原始布局信息布植到一包括該集成電路芯片的不同縮減原則的信息的數(shù)據(jù)庫;利用一可縮減模型計算器,計算一縮減合格率結果;以及依據(jù)該原始合格率結果以及該縮減合格率結果,決定一設計縮減的一成本利益。
關于所述的成本利益預測方法,其中,該數(shù)據(jù)庫包括多個縮減表且其中每一所述縮減表包括該集成電路芯片的一不同設計縮減原則的信息。
該可縮減模型計算器依據(jù)該集成電路芯片的制造信息計算該縮減合格率結果。
該原始合格率結果以及該縮減合格率結果指出利用該集成電路芯片的一原始布局,依據(jù)每片晶片所產(chǎn)生的良好晶粒數(shù)量的一成本節(jié)約。
該縮減合格率結果大致上接近實際的硅片結果。
本發(fā)明還提供一種商業(yè)評估方法,應用于集成電路芯片設計縮減,該商業(yè)評估方法包括產(chǎn)生一集成電路芯片的多個原始合格率結果以及多個縮減合格率結果;以及于一設計到硅片流程的一初期階段,執(zhí)行所述原始合格率結果以及所述縮減合格率結果的合格率預測分析以進行商業(yè)評估。
關于所述的商業(yè)評估方法,其中,所述原始合格率結果以及所述縮減合格率結果利用一給定原始布局、一依據(jù)跨技術縮減原則以及制造過程參數(shù)的縮減因子近似、以及一制造商的制造過程信息產(chǎn)生。
該縮減因子近似包括一分級方法以及所述原始合格率結果以及所述縮減合格率結果的退化模塊以使其更精確。
所述的商業(yè)評估方法,還包括于一設計到硅片流程的一初期階段,依據(jù)所述原始合格率結果以及所述縮減合格率結果執(zhí)行一布局品質(zhì)分析以進行布局品質(zhì)評估。
所述原始合格率結果以及所述縮減合格率結果利用一給定知識產(chǎn)權模塊設計、一設計宏/區(qū)塊、以及該集成電路芯片的一全芯片設計中的其中之一產(chǎn)生。
所述的商業(yè)評估方法,還包括產(chǎn)生一給定知識產(chǎn)權模塊設計、一設計宏/區(qū)塊、以及該集成電路芯片的一全芯片設計中的其中之一的一估計合格率索引。
所述原始合格率結果以及所述縮減合格率結果利用不同技術間的一芯片驗證合格率模型產(chǎn)生。
本發(fā)明還提供一種商業(yè)評估系統(tǒng),應用于集成電路芯片設計縮減,該商業(yè)評估系統(tǒng)包括一合格率仿真器,其用以依據(jù)該集成電路芯片的一給定設計布局,產(chǎn)生一原始合格率結果;一數(shù)據(jù)庫,其包括原始布局信息以及該集成電路芯片的不同縮減原則的信息;一可縮減模型計算器,其用以產(chǎn)生一縮減合格率結果;以及一商業(yè)評估模塊,其用以依據(jù)該原始合格率結果以及該縮減合格率結果,評估一設計縮減的一成本利益。
通過本發(fā)明,不同設計縮減技術間的成本利益分析將在制造過程的初期時得到,使得關于設計縮減使用的商業(yè)決策可盡早地決定。
圖1為顯示一給定設計及其縮減設計所得的一正常制造曲線示意圖;圖2為顯示執(zhí)行設計縮減合格率分析的一技術遷移演化示意圖;圖3為顯示一可執(zhí)行(可縮減)合格率預測的一集成電路設計到硅片流程實施例的示意圖;圖4為顯示一依據(jù)本發(fā)明實施例的數(shù)據(jù)處理系統(tǒng)的一網(wǎng)絡示意圖;圖5為顯示一商業(yè)評估系統(tǒng)的處理流程,用以促進集成電路設計縮減的商業(yè)決定;圖6為顯示一示范的臨界區(qū)域分析以及技術縮減因子的分級(binning)的示意圖;圖7為顯示一對評估系統(tǒng)所產(chǎn)生的直接縮減的示范的成本利益評估的示意圖。
其中,附圖標記說明如下100~曲線圖;102~Y軸;104~X軸;106~縮減設計;108~原始設計;110~交叉點;200~步驟1;210~步驟2;212~步驟3;218~步驟4;302~集成電路設計數(shù)據(jù)庫;304~第三方廠商知識產(chǎn)權模塊;306~芯片應用;308~設計數(shù)據(jù);310~集成電路制造;312~集成電路測試;314~可出貨的良好的集成電路;400~數(shù)據(jù)處理系統(tǒng);402~網(wǎng)絡;404~服務器;406~儲存單元;408、410、412~客戶端;500~評估系統(tǒng);502~合格率仿真器;504~數(shù)據(jù)庫;506~可縮減退化模型計算器;508~原始設計數(shù)據(jù)庫;510~原始以及縮減合格率結果;600、602~縮減表;604~CD分級(binning);606~臨界區(qū)域;608~技術縮減因子;700~圖形;702~Y軸;704~X軸;706、708、710~設計縮減;712、714、716~線段。
具體實施例方式
為使本發(fā)明的上述和其它目的、特征、和優(yōu)點能更明顯易懂,下文特舉出較佳實施例,并配合所附附圖,作詳細說明如下。
一般而言,降低芯片的成本(cost-down)可通過直接地或部分地將一原始設計(尺寸)縮減成為一縮減設計(尺寸)來實現(xiàn)。請參考圖1,其繪示從一給定設計以及其縮減設計的一正常制造曲線(ramping scenario)。曲線圖100中Y軸102表示每一時間周期每片晶片所產(chǎn)生的良好晶粒(die)的數(shù)量。曲線圖100中X軸104表示給定設計所用的時間量。于此例中,一原始設計108在開始時初始地具有一較佳合格率。一旦到達一交叉點110時,縮減設計106將使得一片晶片中可產(chǎn)生比原始設計108更多的良好晶粒。依據(jù)這些結果,可以進行成本降低估算以及制訂商業(yè)決策,以將縮減設計106應用在芯片上。
此外,能在制造過程中盡早估算縮減設計以及原始設計,以完成初期成本評估是重要的。請參考圖2,其顯示一執(zhí)行設計縮減合格率分析的技術遷移演化的示意圖。在技術遷移的演化期間,最主要執(zhí)行4個步驟。步驟1為合格率分析以及合格率曲線200。于此步驟中,一個儲存了芯片的原始設計的原始設計布局數(shù)據(jù)庫被用來仿真晶片的原始合格率結果。此仿真是由一合格率仿真器所進行。
合格率仿真器為一種用來依據(jù)一芯片的布局方式預測其合格率的工具。合格率仿真器利用芯片的原始設計以及其它制造過程參數(shù)當作輸入,并利用一特定仿真方法產(chǎn)生原始合格率結果。此仿真方法可依據(jù)給定設計布局數(shù)據(jù)庫中的芯片布局方式,產(chǎn)生做為模型的合格率結果。此仿真方法也可依據(jù)其它替換方式,例如數(shù)值計算、幾何圖形運算、擲點(dot-throwing)仿真及其類似運算,產(chǎn)生模型仿真的合格率結果。
演化的步驟2為針對設計縮減210的布局處理。此步驟包括解析芯片上的縮減設計布局方式。在解析布局方式之后,接著進行演化的步驟3,進行合格率分析212。于此步驟中,一儲存了芯片的縮減設計布局方式的縮減設計布局數(shù)據(jù)庫被用來仿真晶片的合格率結果。類似于步驟1,此仿真由一合格率仿真器(或另一合格率仿真器)所進行。合格率仿真器利用芯片的縮減設計以及其它制造過程參數(shù)當作輸入,并利用仿真演算法產(chǎn)生縮減合格率結果。
值得注意的是,步驟2以及步驟3為選擇性的,也就是,在現(xiàn)今的演化中,可執(zhí)行或也可不執(zhí)行設計縮減以及合格率分析的布局處理的步驟。在演化的最后,其可能發(fā)生于一段長的時間周期后,最終可解析硅片數(shù)據(jù)以及成本降低利益,且可下達是否應用縮減設計的商業(yè)決策。即進行步驟4,等待硅片數(shù)據(jù)和等待成本降低以得出商業(yè)決策218。盡管最終可解析出成本降低利益,然而,這些步驟是非常費時的。
依據(jù)本發(fā)明的實施例提供一個計算機應用方法、一計算機系統(tǒng)、以及一計算機程序產(chǎn)品,用以預測可縮減的合格率,用于集成電路設計縮減的商業(yè)評估。取代了必須在了解直接設計縮減的成本降低利益之前等待一段長時間的方法,本發(fā)明的實施例提供一種方法,用以當在一制造過程中縮減設計被較早使用時,預測晶片的合格率。如此一來,可較早下達商業(yè)決策以降低成本。
請參考圖3,顯示一示范的集成電路設計到硅片流程的示意圖,其中可執(zhí)行可縮減合格率預測。如圖3所示,一般而言,一集成電路設計數(shù)據(jù)庫302以及一第三方廠商(3rd-party)知識產(chǎn)權模塊304被用于芯片執(zhí)行306。集成電路設計數(shù)據(jù)庫302可能包括電路設計、各種知識產(chǎn)權模塊以及區(qū)塊設計。芯片執(zhí)行306將此設計執(zhí)行在集成電路上后,產(chǎn)生設計數(shù)據(jù)308。依據(jù)此設計數(shù)據(jù)308,接著進行集成電路的制造310。進行制造步驟的例子包括掩模制作以及晶片處理。
一旦集成電路被制造,便進行集成電路的測試312。集成電路的測試312可包括合格率百分比測試以及封裝測試。一旦測試312完成后,將可辨識出可出貨的良好的集成電路314。本發(fā)明的可縮減合格率預測可于此集成電路設計到硅片流程的各個步驟中進行。舉例來說,可縮減合格率預測可依據(jù)集成電路設計數(shù)據(jù)庫302如知識產(chǎn)權模塊(IP)或區(qū)塊設計數(shù)據(jù)庫、第三方廠商知識產(chǎn)權模塊304估算、設計數(shù)據(jù)308的產(chǎn)生來進行。知識產(chǎn)權設計為此集成電路芯片在不同格式的設計,例如布局格式。通過執(zhí)行基于一給定設計的可縮減合格率預測,一可制造性設計(design-for-manufacturing,DFM)體認設計可通過在每個合格率預測步驟中進行設計縮減估算,在制造過程的初期來實現(xiàn)。
請參考圖4,一數(shù)據(jù)處理系統(tǒng)400包括一網(wǎng)絡402,網(wǎng)絡402用來提供數(shù)據(jù)處理系統(tǒng)400里所連接的不同裝置及計算機間的通訊鏈接的媒介。網(wǎng)絡402可包含各種連接方式,例如有線、無線或光纖電纜線連接。
于此實施例中,一服務器404與一儲存單元406連接至網(wǎng)絡402。此外,客戶端408、410以及412也連接至網(wǎng)絡402。這些客戶端408、410以及412,舉例來說,可以是個人計算機或網(wǎng)絡計算機。于此實施例中,服務器404提供象開機文件、操作系統(tǒng)映像以及應用程序的數(shù)據(jù)給客戶端408、410以及412??蛻舳?08、410以及412為服務器404的用戶。網(wǎng)絡數(shù)據(jù)處理系統(tǒng)400也可包含未繪示的額外服務器、客戶端以及其它裝置。
于此實施例中,網(wǎng)絡402可包含因特網(wǎng)和/或一符合傳輸控制協(xié)議/互聯(lián)網(wǎng)協(xié)議(TCP/IP)的網(wǎng)關器或網(wǎng)絡的組合以利用這些協(xié)議彼此通訊。于其它實施例中,網(wǎng)絡402可包括數(shù)個不同型態(tài)的網(wǎng)絡,例如一局域網(wǎng)絡(LAN)或一廣域網(wǎng)絡(WAN)。請注意,圖4僅用以說明本發(fā)明的一實施例,并非用以限定本發(fā)明的架構僅止于此。
請參考圖5,其為一程序流程圖,顯示一依據(jù)本發(fā)明實施例的一商業(yè)評估系統(tǒng),用以幫助集成電路設計縮減的商業(yè)決策。此商業(yè)評估系統(tǒng)包括一評估系統(tǒng)500,評估系統(tǒng)500可被執(zhí)行在一客戶端里(例如圖4的客戶端408、410或412),或在一服務器上(例如圖4的服務器404)執(zhí)行的一軟件程序。
于此實施例中,評估系統(tǒng)500包含3個元件一合格率仿真器502、一具有設計層信息、縮減表以及演算法的數(shù)據(jù)庫504以及一可縮減退化模型計算器506。評估系統(tǒng)500中的合格率仿真器502類似于圖2中的合格率仿真器,其由原始設計數(shù)據(jù)庫508中取得原始設計布局以進行合格率仿真。一旦原始布局被給定的程序或方法所分析出時,這些結果將布植到數(shù)據(jù)庫504。
其中,數(shù)據(jù)庫504可實現(xiàn)于一儲存單元里,例如圖4的儲存單元406。
于此實施例中,數(shù)據(jù)庫504里有多個縮減表以及演算法。一個縮減表包括分級(binning)、層次、知識產(chǎn)權區(qū)塊、以及類似項目的信息。每一分級(bin)收集數(shù)據(jù)對應到一預設的設計縮減,舉例來說,從0.13微米到0.11微米的技術。關于分級(binning)更詳細的介紹請參考圖6的討論。一旦結果被布植到一數(shù)據(jù)庫504中,一可縮減退化模型計算器506將用來計算原始以及縮減合格率結果510。于一些實施例中,當計算這些結果時,可縮減退化模型計算器506必須考慮到制造信息,這些制造信息包含制造過程參數(shù)以及技術縮減原則。通過不斷更新這些制造參數(shù)信息,可使得預測的結果更接近實際硅片上的結果。
一旦分析出原始以及縮減合格率結果510,可通過估算縮減設計以及原始設計間的差異來得到成本節(jié)約利益以及決定商業(yè)決策??赏ㄟ^原始以及縮減合格率結果510而決定的商業(yè)決策例子包含當縮減完成時延遲或加速時間的可能性、設計最佳化、同步項目操作、修訂未來研究以及發(fā)展的藍圖、以及推入制造過程縮減的能力。設計最佳化包括芯片的布局的重新設計。
請參考圖6,顯示一示范的對臨界區(qū)域(critical area)分析以及包含一技術縮減因子的分級(binning)示意圖。如圖6所示,顯示兩個縮減表600以及602。合格率仿真器(如圖5的合格率仿真器502)產(chǎn)生不同設計縮減的臨界尺寸分級(binning)以及每一縮減表的對應臨界區(qū)域606。臨界尺寸分級(binning)的例子包含0.100、0.110以及0.121。這些CD分級(binning)604以及對應臨界區(qū)域606由合格率仿真器利用原始布局設計數(shù)據(jù)庫所產(chǎn)生。除了分級(binning)之外,其它制造過程參數(shù)或原則,例如層次、區(qū)塊,也可在不脫離本發(fā)明的精神及范疇下由合格率仿真器所產(chǎn)生。
圖6中也顯示了技術縮減因子608。一技術縮減因子的例子為從0.100到0.090。可縮減退化模型計算器(如圖5的可縮減退化模型計算器506)可利用此技術縮減因子608來進行縮減合格率分析。關于可縮減退化模型計算器更詳細的介紹請參考圖7的討論。
請參考圖7,一圖形700顯示對由評估系統(tǒng)500(請見圖5)所產(chǎn)生的直接縮減的一示范的成本利益評估。圖形700的Y軸702表示對一給定的設計縮減的成本節(jié)約百分比。此百分比依據(jù)每片晶片所產(chǎn)出的良好晶粒數(shù)量決定。圖形700的X軸704分別表示采用一由0.13微米到90納米的設計縮減706、一由0.13微米到0.11微米的設計縮減708、以及另一由0.13微米到0.11微米的設計縮減710的3種型態(tài)芯片。線段712表示第一年在所有3種型態(tài)芯片上的硅片數(shù)據(jù)。線段714表示由評估系統(tǒng)500在所有3種型態(tài)芯片上所產(chǎn)生的預測數(shù)據(jù)。線段716表示第二年在所有3種型態(tài)芯片上的硅片數(shù)據(jù)。
如圖形700所示,所有3種硅片合格率都不斷地改善。由評估系統(tǒng)所產(chǎn)生的預測數(shù)據(jù)714緊靠第2年的硅片資料716的成本節(jié)約。此即表示由評估系統(tǒng)所產(chǎn)生的預測數(shù)據(jù)714提供一近似的成本節(jié)約預測,近似于在第2年的硅片學習程序后所產(chǎn)生的成本節(jié)約結果。因此,取代了必須等待2年的實際硅片數(shù)據(jù),可更初期的了解硅片合格率的更精確預測。
綜上所述,依據(jù)本發(fā)明的實施例提供一創(chuàng)造性的評估系統(tǒng)以決定設計縮減的成本利益。取代了一個耗時的硅片學習程序或一傳統(tǒng)的從芯片區(qū)的猜測方式,此評估系統(tǒng)可于一制造過程的初期提供各種設計縮減技術間的成本利益分析,使得關于設計縮減的應用的商業(yè)決策可盡早下達。
本發(fā)明可具有各種形式的實施例,可為一完全地硬件實施例、一完全地軟件實施例或一同時包含軟件及硬件元件的實施例。于此實施例中,本發(fā)明以一軟件方式實現(xiàn),此軟件方式包括固件、常駐軟件以及微程序代碼等等,但不限于此。
此外,本發(fā)明也可具有一計算機程序產(chǎn)品可存取的形式,提供被一計算機或任何指令執(zhí)行系統(tǒng)程序代碼的一實體的計算機可使用或計算機可讀取介質(zhì)?;谏鲜瞿康模粚嶓w計算機可使用或計算機可讀取介質(zhì)可以是任何包含、儲存、通訊、傳播或運送被用以或與指令執(zhí)行系統(tǒng)、裝置或元件有關的裝置。
此介質(zhì)可以是一電子的、磁性的、光學的、電磁的、紅外線的、一半導體系統(tǒng)(或裝置或元件)或一傳播介質(zhì)。一計算機可讀取介質(zhì)的例子包含一半導體或固態(tài)存儲器、磁帶、可移除式計算機磁盤、一隨機存取存儲器(RAM)、一只讀存儲器(ROM)、一硬盤以及一光盤。光盤的現(xiàn)有例子包括只讀存儲器光盤(CD-ROM)、可讀/寫光盤(CD-R/W)以及數(shù)字激光視盤(DVD)。
上述說明提供數(shù)種不同實施例或應用本發(fā)明的不同特性的實施例。實例中的特定元件以及制造過程用以幫助闡釋本發(fā)明的主要精神及目的,當然本發(fā)明不限于此。
因此,雖然本發(fā)明已以較佳實施例揭示如上,然其并非用以限定本發(fā)明,任何本領域的技術人員,在不脫離本發(fā)明的精神和范圍內(nèi),當可做些許更動與潤飾,因此本發(fā)明的保護范圍當視專利申請保護所界定的范圍為準。
權利要求
1.一種成本利益預測方法,應用于集成電路芯片設計縮減,該成本利益預測方法包括依據(jù)該集成電路芯片的一給定設計布局,計算一原始合格率結果;將原始布局信息布植到一包括該集成電路芯片的不同縮減原則的信息的數(shù)據(jù)庫;利用一可縮減模型計算器,計算一縮減合格率結果;以及依據(jù)該原始合格率結果以及該縮減合格率結果,決定一設計縮減的一成本利益。
2.如權利要求1所述的成本利益預測方法,其中該數(shù)據(jù)庫包括多個縮減表且其中每一所述縮減表包括該集成電路芯片的一不同設計縮減原則的信息。
3.如權利要求1所述的成本利益預測方法,其中該可縮減模型計算器依據(jù)該集成電路芯片的制造信息計算該縮減合格率結果。
4.如權利要求1所述的成本利益預測方法,其中該原始合格率結果以及該縮減合格率結果指出利用該集成電路芯片的一原始布局,依據(jù)每片晶片所產(chǎn)生的良好晶粒數(shù)量的一成本節(jié)約。
5.如權利要求4所述的成本利益預測方法,其中該縮減合格率結果大致上接近實際的硅片結果。
6.一種商業(yè)評估方法,應用于集成電路芯片設計縮減,該商業(yè)評估方法包括產(chǎn)生一集成電路芯片的多個原始合格率結果以及多個縮減合格率結果;以及于一設計到硅片流程的一初期階段,執(zhí)行所述原始合格率結果以及所述縮減合格率結果的合格率預測分析以進行商業(yè)評估。
7.如權利要求6所述的商業(yè)評估方法,其中所述原始合格率結果以及所述縮減合格率結果利用一給定原始布局、一依據(jù)跨技術縮減原則以及制造過程參數(shù)的縮減因子近似、以及一制造商的制造過程信息產(chǎn)生。
8.如權利要求7所述的商業(yè)評估方法,其中該縮減因子近似包括一分級方法以及所述原始合格率結果以及所述縮減合格率結果的退化模塊以使其更精確。
9.如權利要求6所述的商業(yè)評估方法,還包括于一設計到硅片流程的一初期階段,依據(jù)所述原始合格率結果以及所述縮減合格率結果執(zhí)行一布局品質(zhì)分析以進行布局品質(zhì)評估。
10.如權利要求9所述的商業(yè)評估方法,其中所述原始合格率結果以及所述縮減合格率結果利用一給定知識產(chǎn)權模塊設計、一設計宏/區(qū)塊、以及該集成電路芯片的一全芯片設計中的其中之一產(chǎn)生。
11.如權利要求10所述的商業(yè)評估方法,還包括產(chǎn)生一給定知識產(chǎn)權模塊設計、一設計宏/區(qū)塊、以及該集成電路芯片的一全芯片設計中的其中之一的一估計合格率索引。
12.如權利要求6所述的商業(yè)評估方法,其中所述原始合格率結果以及所述縮減合格率結果利用不同技術間的一芯片驗證合格率模型產(chǎn)生。
13.一種商業(yè)評估系統(tǒng),應用于集成電路芯片設計縮減,該商業(yè)評估系統(tǒng)包括一合格率仿真器,其用以依據(jù)該集成電路芯片的一給定設計布局,產(chǎn)生一原始合格率結果;一數(shù)據(jù)庫,其包括原始布局信息以及該集成電路芯片的不同縮減原則的信息;一可縮減模型計算器,其用以產(chǎn)生一縮減合格率結果;以及一商業(yè)評估模塊,其用以依據(jù)該原始合格率結果以及該縮減合格率結果,評估一設計縮減的一成本利益。
14.如權利要求13所述的商業(yè)評估系統(tǒng),其中該數(shù)據(jù)庫包括多個縮減表且其中每一所述縮減表包括該集成電路芯片的一不同設計縮減原則的信息。
15.如權利要求14所述的商業(yè)評估系統(tǒng),其中該可縮減模型計算器依據(jù)該集成電路芯片的制造信息計算該縮減合格率結果。
16.如權利要求15所述的商業(yè)評估系統(tǒng),其中該縮減合格率結果大致上接近實際的硅片結果。
17.如權利要求14所述的商業(yè)評估系統(tǒng),其中該商業(yè)評估模塊于一設計到硅片流程的一初期階段,評估該原始合格率結果以及該縮減合格率結果。
18.如權利要求14所述的商業(yè)評估系統(tǒng),其中該原始合格率結果以及該縮減合格率結果利用一給定原始布局、一依據(jù)跨技術縮減原則以及制造過程參數(shù)的縮減因子近似、以及一制造商的制造過程信息產(chǎn)生。
19.如權利要求14所述的商業(yè)評估系統(tǒng),其中該原始合格率結果以及該縮減合格率結果利用一給定知識產(chǎn)權模塊設計、一設計宏/區(qū)塊、以及該集成電路芯片的一全芯片設計中的其中之一產(chǎn)生。
全文摘要
本發(fā)明提供一種商業(yè)評估系統(tǒng)及方法及相關成本利益預測方法,用于集成電路設計縮減的商業(yè)評估,用以預測可縮減合格率,依據(jù)本發(fā)明的一實施例提供一個評估系統(tǒng)來判斷一集成電路芯片的一設計縮減的成本利益。該成本利益預測方法包括依據(jù)該集成電路芯片的一給定設計布局,計算一原始合格率結果;將原始布局信息布植到一包括該集成電路芯片的不同縮減原則的信息的數(shù)據(jù)庫;利用一可縮減模型計算器,計算一縮減合格率結果;以及依據(jù)該原始合格率結果以及該縮減合格率結果,決定一設計縮減的一成本利益。通過本發(fā)明,不同設計縮減技術間的成本利益分析將在制造過程的初期時得到,使得關于設計縮減使用的商業(yè)決策可盡早地決定。
文檔編號G06Q10/04GK101079129SQ20071010454
公開日2007年11月28日 申請日期2007年5月25日 優(yōu)先權日2006年5月25日
發(fā)明者傅宗民, 韓郁琪 申請人:臺灣積體電路制造股份有限公司