專利名稱：三態(tài)器件上拉阻抗/下拉阻抗/總線保持轉(zhuǎn)換方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種SoC仿真方法，特別是一種SoC軟硬件協(xié)同仿真中三態(tài)器件上 拉阻抗/下拉阻抗/總線保持轉(zhuǎn)換方法。屬于SoC仿真、驗(yàn)證技術(shù)領(lǐng)域。
背景技術(shù)：
專業(yè)術(shù)語以及一些重要縮寫軟硬件協(xié)同仿真是指將一個(gè)大型的仿真系統(tǒng)分為軟、硬件兩部分來實(shí)現(xiàn)，需要 進(jìn)行大量計(jì)算的部分采用FPGA硬件平臺(tái)進(jìn)行仿真，稱之為硬件部分；需要使用行為 級(jí)描述的，或用于激勵(lì)輸入以及響應(yīng)輸出的仿真部分使用工作站來完成，稱之為軟件 部分。這樣，就能通過結(jié)合FPGA硬件平臺(tái)和工作站軟件仿真的各自優(yōu)點(diǎn)，來構(gòu)成一個(gè)功能和速度都提高了的大型仿真系統(tǒng)。FPGA: Field Programmable Gate Array(現(xiàn)場可編程門陣列) SoC: System on Chip(系統(tǒng)級(jí)芯片集成) DUT: Design Under Testing(待測設(shè)計(jì)) TB: Test Bench(測試基準(zhǔn))一個(gè)大規(guī)模的SoC設(shè)計(jì)通常是由高層的算法設(shè)計(jì)開始的，接著按照所需實(shí)現(xiàn)的功 能及其復(fù)雜程度的不同，劃分為軟件設(shè)計(jì)和硬件設(shè)計(jì)兩大模塊，然后逐歩細(xì)化直至最 后實(shí)現(xiàn)。軟硬件協(xié)同仿真的主要思想就是將功能復(fù)雜，需要大量仿真計(jì)算的硬件模塊 下載到FPGA硬件仿真平臺(tái)中進(jìn)行測試和驗(yàn)證，同時(shí)將采用行為級(jí)等高級(jí)描述進(jìn)行設(shè) 計(jì)的軟件模塊放到工作站去開發(fā)，從而實(shí)現(xiàn)了軟、硬件兩部分設(shè)計(jì)同時(shí)進(jìn)行。這樣， 不僅僅可以利用FPGA硬件平臺(tái)的高速性能來加速硬件模塊設(shè)計(jì)，而且同時(shí)由于工作 站上的軟件仿真器結(jié)合工作，還可以方便快捷地施加激勵(lì)信號(hào)和觀測電路響應(yīng)，大大 提高了SoC的設(shè)計(jì)效率，縮短了設(shè)計(jì)、驗(yàn)證時(shí)間以及產(chǎn)品投放市場的周期。在整個(gè)SoC設(shè)計(jì)劃分為DUT和TB兩部分后，DUT部分作為可綜合部分下載到 FPGA平臺(tái)，TB部分作為行為級(jí)部分在工作站仿真運(yùn)行。由于FPGA三態(tài)器件資源 十分有限，并且FPGA電路上的高阻態(tài)無法正確地反饋到工作站進(jìn)行仿真，因此需要 將三態(tài)器件進(jìn)行適當(dāng)?shù)剞D(zhuǎn)換，使得軟硬件能夠正確地協(xié)同仿真。從現(xiàn)有軟硬件協(xié)同仿真技術(shù)來看， 一般由SoC設(shè)計(jì)人員進(jìn)行軟硬件協(xié)同仿真之前，花費(fèi)一定時(shí)間手動(dòng)修 改SoC設(shè)計(jì)，將其劃分為DUT和TB兩部分并避免該類問題的存在。

發(fā)明內(nèi)容
本發(fā)明的目的針對(duì)現(xiàn)有的系統(tǒng)級(jí)芯片集成軟硬件協(xié)同仿真技術(shù)在三態(tài)器件處理 方式上的不足，提供一種系統(tǒng)級(jí)芯片集成軟硬件協(xié)同仿真中三態(tài)器件上拉阻抗/下拉阻抗/總線保持轉(zhuǎn)換方法，其構(gòu)思如下在用戶指定SoC設(shè)計(jì)的DUT和TB兩部分后，讀入采用硬件描述語言描述的SoC 設(shè)計(jì)源代碼并進(jìn)行建立相應(yīng)的線網(wǎng)，然后將SoC設(shè)計(jì)中的三態(tài)器件進(jìn)行編組，采用 相應(yīng)的功能等價(jià)電路，對(duì)線網(wǎng)進(jìn)行修改，從而實(shí)現(xiàn)對(duì)已編組的三態(tài)器件進(jìn)行轉(zhuǎn)換，最 后將得到的轉(zhuǎn)換電路以硬件描述語言進(jìn)行輸出，用于軟硬件協(xié)同仿真的后續(xù)流程。為了容易討論，圖1表示一種對(duì)簡化的系統(tǒng)級(jí)芯片集成軟硬件協(xié)同仿真中三態(tài)器 件電路，采用相應(yīng)的功能等價(jià)電路進(jìn)行上拉阻抗/下拉阻抗/總線保持轉(zhuǎn)換方法。三態(tài)器件101、 102、 103、 104屬于同一編組，因此在進(jìn)行電路轉(zhuǎn)換之后，四個(gè) 三態(tài)器件對(duì)應(yīng)于與門105、 106、 107、 108，再借助或門109將與門105、 106、 107、 108輸出端相或后輸出。當(dāng)三態(tài)器件電路非高阻態(tài)輸出時(shí)，轉(zhuǎn)換后電路輸出與之相同； 當(dāng)三態(tài)器件電路高阻態(tài)輸出時(shí)，則轉(zhuǎn)換后電路輸出為低電平，此轉(zhuǎn)換稱之為Pulldown 轉(zhuǎn)換，又稱上拉阻抗轉(zhuǎn)換。'三態(tài)器件110、 111屬于同一編組，因此在進(jìn)行電路轉(zhuǎn)換之后，兩個(gè)三態(tài)器件對(duì) 應(yīng)于與門112、 113，再借助或門114將與門112、 113輸出端相或后輸出到或門116 的輸入端；或非門115將兩個(gè)三態(tài)器件的使能信號(hào)en5、 en6相或輸出到或門116的 輸入端。當(dāng)三態(tài)器件電路非高阻態(tài)輸出時(shí)，轉(zhuǎn)換后電路輸出與之相同；當(dāng)三態(tài)器件電 路高阻態(tài)輸出時(shí)，則轉(zhuǎn)換后電路輸出為高電平，此轉(zhuǎn)換稱之為Pullup轉(zhuǎn)換，又稱下拉 阻抗轉(zhuǎn)換。三態(tài)器件117、 118屬于同一編組，因此在進(jìn)行電路轉(zhuǎn)換之后，兩個(gè)三態(tài)器件對(duì) 應(yīng)于與門119、 120，再借助或門121將與門119、 120輸出端相或后輸出到鎖存器123 的數(shù)據(jù)輸入端D;或門122將兩個(gè)三態(tài)器件的使能信號(hào)en7、 en8相或輸出到鎖存器 123的使能輸入端G。當(dāng)三態(tài)器件電路非高阻態(tài)輸出時(shí)，轉(zhuǎn)換后電路輸出與之相同； 當(dāng)三態(tài)器件電路高阻態(tài)輸出時(shí)，則轉(zhuǎn)換后電路輸出為上一次的非高阻態(tài)輸出值，此轉(zhuǎn) 換稱之為Busholder轉(zhuǎn)換，又稱總線保持轉(zhuǎn)換。根據(jù)上述的發(fā)明構(gòu)思，本發(fā)明的技術(shù)方案是這樣實(shí)現(xiàn)的 一種系統(tǒng)級(jí)芯片集成軟硬件協(xié)同仿真中三態(tài)器件上拉阻抗/下拉阻抗/總線保持轉(zhuǎn)換方法，其特征在于在用戶 指定SoC設(shè)計(jì)的DUT和TB兩部分后，讀入采用硬件描述語言描述的SoC設(shè)計(jì)源代 碼并進(jìn)行建立相應(yīng)的線網(wǎng)，然后將SoC設(shè)計(jì)中的三態(tài)器件進(jìn)行編組，采用相應(yīng)的功 能等價(jià)電路，對(duì)線網(wǎng)進(jìn)行修改，從而實(shí)現(xiàn)對(duì)已編組的三態(tài)器件進(jìn)行轉(zhuǎn)換，最后將得到 的轉(zhuǎn)換電路以硬件描述語言進(jìn)行輸出，用于軟硬件協(xié)同仿真的后續(xù)流程；其具體操作步驟如下步驟l，用硬件描述語言描述SoC設(shè)計(jì)，生成SoC設(shè)計(jì)源代碼；步驟2，詞法分析，從左到右一個(gè)個(gè)讀入SoC設(shè)計(jì)源代碼，對(duì)構(gòu)成源代碼的字符流進(jìn)行掃描和分解，從而識(shí)別出一個(gè)個(gè)單詞； 步驟3，語法分析，在詞法分析的基礎(chǔ)上將單詞序列分解成各類語法短語，依據(jù)硬件描述語言的語法規(guī)則，確定整個(gè)字符流是否構(gòu)成一個(gè)語法上正確的程序；步驟4，語義分析，在語法分析的基礎(chǔ)上審核源代碼有無語義錯(cuò)誤，為中間代碼生成階段收集類型信息； 步驟5，中間代碼生成，在語法分析和語義分析的基礎(chǔ)上，將SoC設(shè)計(jì)源代碼生成中間代碼，用內(nèi)部中間格式表示； 步驟6，樹狀層次結(jié)構(gòu)線網(wǎng)生成，基于中間代碼構(gòu)造SoC設(shè)計(jì)的樹狀層次結(jié)構(gòu)線'網(wǎng)；整個(gè)SoC設(shè)計(jì)的頂層模塊為根模塊，它由層次化的子模塊實(shí)例和電路邏輯單元通過信號(hào)互聯(lián)構(gòu)成，且每個(gè)子模塊內(nèi)部由端口、電路邏輯單元、嵌套子模塊的實(shí)例通過信號(hào)連接構(gòu)成； 步驟7，遍歷樹狀層次結(jié)構(gòu)的電路線網(wǎng)，修改電路線網(wǎng)使電路線網(wǎng)中的三態(tài)器件全部轉(zhuǎn)換為一位的三態(tài)器件且使能端高電平有效。 步驟8，三態(tài)器件編組，清空表格T，遍歷樹狀層次結(jié)構(gòu)的電路線網(wǎng)，對(duì)電路中所有三態(tài)器件進(jìn)行編組；步驟9，對(duì)表格T存儲(chǔ)的每一組三態(tài)器件進(jìn)行上拉阻抗/下拉阻抗/總線保持轉(zhuǎn)換；步驟io，輸出電路，遍歷修改后的線網(wǎng)，將得到的轉(zhuǎn)換電路以硬件描述語言存儲(chǔ)在電路描述文件中。上述的一種系統(tǒng)級(jí)芯片集成軟硬件協(xié)同仿真中三態(tài)器件上拉阻抗/下拉阻抗/總線保持轉(zhuǎn)換方法，其中，在所述的步驟7中包括，7.1遍歷樹狀層次結(jié)構(gòu)的電路線網(wǎng)，將多位三態(tài)器件用多個(gè)一位三態(tài)器件替換；7.2如果三態(tài)器件使能端低電平有效，則在三態(tài)器件使能端前增加反相器，轉(zhuǎn)換成 三態(tài)器件使能端高電平有效的等效電路；7.3得到三態(tài)器件全部是一位的三態(tài)器件且使能端高電平有效的電路線網(wǎng)。 上述的一種系統(tǒng)級(jí)芯片集成軟硬件協(xié)同仿真中三態(tài)器件上拉阻抗/下拉阻抗/總線保持 轉(zhuǎn)換方法，其中，在所述的步驟8中包括，8.1清空表格T，從根模塊開始遍歷樹狀層次結(jié)構(gòu)的電路線網(wǎng)，同時(shí)記錄下從當(dāng)前模塊到根模塊的路徑信息Path;8.2依次處理遍歷過程中發(fā)現(xiàn)的三態(tài)器件Tri,并對(duì)其進(jìn)行編組，直至所有的三態(tài) 器件全被編組；8.3在表格T中存儲(chǔ)的每一個(gè)信號(hào)S，信號(hào)S上被附加的五元組信息對(duì)應(yīng)的三態(tài)器件被認(rèn)為是一組三態(tài)器件。 上述的一種系統(tǒng)級(jí)芯片集成軟硬件協(xié)同仿真中三態(tài)器件上拉阻抗/下拉阻抗/總線保持 轉(zhuǎn)換方法，其中，在所述的步驟8.2中包括，8.2.1記錄下三態(tài)器件Tri的使能信號(hào)En，數(shù)據(jù)輸入信號(hào)Din，數(shù)據(jù)輸出信號(hào)Dout，三態(tài)器件自身以及三態(tài)器件所在模塊的當(dāng)前路徑Path,即五元組信息(Tri、 En、Din、 Dout、 Path);8.2.2對(duì)三態(tài)器件Tri的數(shù)據(jù)輸出信號(hào)Dout，根據(jù)當(dāng)前路徑信息Path尋找到盡可能 接近根模塊的相連信號(hào)S;8.2.3在表格T中査找信號(hào)S,如果査找失敗，將信號(hào)S插入到表格T中； 8.2.4將(Tri、 En、 Din、 Dout、 Path)五元組信息附加在信號(hào)S上。上述的一種系統(tǒng)級(jí)芯片集成軟硬件協(xié)同仿真中三態(tài)器件上拉阻抗/下拉阻抗/總線保持轉(zhuǎn)換方法，其中，在所述的步驟9中包括，9.1對(duì)表格T存儲(chǔ)的每一個(gè)信號(hào)S，讀取信號(hào)S上被附加的五元組信息；9.2根據(jù)信號(hào)S上被附加的五元組信息個(gè)數(shù)n，在信號(hào)S所在的模塊創(chuàng)建一個(gè)n輸入或門A;如果該組三態(tài)器件跨越DUV和TB，則需要對(duì)DUV和TB雙向端口進(jìn)行拆分，并在TB插入IOBUF器件等操作，間接達(dá)到將FPGA電路上的高阻態(tài)正確地反饋到工作站的軟件仿真器；9.3如果進(jìn)行下拉阻抗轉(zhuǎn)換，則或門A的輸出端與信號(hào)S相連；如果進(jìn)行上拉阻 抗轉(zhuǎn)換，則需在信號(hào)S所在的模塊創(chuàng)建一個(gè)n輸入或非門B和一個(gè)二輸入或門C， 或門C的兩輸入端與或門A的輸出端、或非門B的輸出端相連，或門C的輸出端與信號(hào)S相連；如果進(jìn)行總線保持轉(zhuǎn)換，則需在信號(hào)S所在的模塊創(chuàng)建一個(gè)n 輸入或門D和一個(gè)一位鎖存器E，鎖存器E的數(shù)據(jù)輸入端與或門A的輸出端相連， 鎖存器E的使能輸入端與或門B的輸出端相連，鎖存器C的數(shù)據(jù)輸出端與信號(hào)S 相連；9.4對(duì)信號(hào)S上被附加的每一個(gè)五元組信息(Tri、 En、 Din、 Dout、 Path)對(duì)應(yīng)的三 態(tài)器件進(jìn)行轉(zhuǎn)換；上述的一種系統(tǒng)級(jí)芯片集成軟硬件協(xié)同仿真中三態(tài)器件上拉阻抗/下拉阻抗/總線保持 轉(zhuǎn)換方法，其中，在所述的步驟9.4中包括，9,4.1讀取五元組信息(Tri、 En、 Din、 Dout、 Path);9.4.2依據(jù)Path,如果三態(tài)器件Tri所在模塊和信號(hào)S所在模塊為不同模塊，創(chuàng)建 從三態(tài)器件Tri所在模塊到信號(hào)S所在模塊，與信號(hào)En、 Din的相連信號(hào)En'、 Din，；如果三態(tài)器件Tri所在模塊和信號(hào)S所在模塊為同一模塊，則信號(hào)En，為 En，信號(hào)Din'為Din。9.4.3在信號(hào)S所在的模塊創(chuàng)建對(duì)應(yīng)于三態(tài)器件Tri的二輸入與門F，與門F的兩 個(gè)輸入端與信號(hào)En'、 Din'相連，與門F的輸出端與或門A的一輸入端相連；如 果進(jìn)行上拉阻抗轉(zhuǎn)換，則還需將信號(hào)En'連接到或非門B的一輸入端；如果進(jìn)行 總線保持轉(zhuǎn)換，則還需將信號(hào)En'連接到或門D的一輸入端。本發(fā)明一種系統(tǒng)級(jí)芯片集成軟硬件協(xié)同仿真中三態(tài)器件上拉阻抗/下拉阻抗/總線 保持轉(zhuǎn)換方法由于采用了上述的技術(shù)方案，使之與現(xiàn)有技術(shù)相比較，具有如下顯而易 見的突出實(shí)質(zhì)性特點(diǎn)和優(yōu)點(diǎn)1、 提高了轉(zhuǎn)換方法的效率本發(fā)明一種系統(tǒng)級(jí)芯片集成軟硬件協(xié)同仿真中三態(tài)器件上拉阻抗/下拉阻抗/總線 保持轉(zhuǎn)換方法由于實(shí)現(xiàn)了 SoC設(shè)計(jì)硬件描述語言源代碼輸入，自動(dòng)轉(zhuǎn)換之后并以硬 件描述語言文件的輸出，從而有效地提高了轉(zhuǎn)換的效率。2、 提高了轉(zhuǎn)換方法的準(zhǔn)確性本發(fā)明一種系統(tǒng)級(jí)芯片集成軟硬件協(xié)同仿真中三態(tài)器件上拉阻抗/下拉阻抗/總線 保持轉(zhuǎn)換方法，借助依據(jù)本發(fā)明實(shí)現(xiàn)的電子設(shè)計(jì)自動(dòng)轉(zhuǎn)換程序，自動(dòng)實(shí)現(xiàn)SoC設(shè)計(jì) 中三態(tài)器件進(jìn)行編組和轉(zhuǎn)換工作，從而避免了手動(dòng)轉(zhuǎn)換中遺漏等錯(cuò)誤的發(fā)生，顯著地 提高了轉(zhuǎn)換的準(zhǔn)確性。3、實(shí)現(xiàn)了上拉阻抗、下拉阻抗、總線保持三種轉(zhuǎn)換本發(fā)明一種系統(tǒng)級(jí)芯片集成軟硬件協(xié)同仿真中三態(tài)器件上拉阻抗/下拉阻抗/總線 保持轉(zhuǎn)換方法，借助依據(jù)本發(fā)明實(shí)現(xiàn)的電子設(shè)計(jì)自動(dòng)轉(zhuǎn)換程序，方便地實(shí)現(xiàn)三態(tài)器件 上拉阻抗、下拉阻抗、總線保持三種轉(zhuǎn)換，具備轉(zhuǎn)換的靈活性。


通過以下對(duì)本發(fā)明一種系統(tǒng)級(jí)芯片集成軟硬件協(xié)同仿真中三態(tài)器件上拉阻抗/下 拉阻抗/總線保持轉(zhuǎn)換方法的實(shí)例結(jié)合其附圖的描述，可以進(jìn)一步理解本發(fā)明的目的、 具體結(jié)構(gòu)特征和優(yōu)點(diǎn)。其中，附圖為圖1是一種簡化的軟硬件協(xié)同仿真中三態(tài)器件上拉阻抗/下拉阻抗/總線保持轉(zhuǎn)換 電路圖。圖2是本發(fā)明一種軟硬件協(xié)同仿真中三態(tài)器件上拉阻抗/下拉阻抗/總線保持轉(zhuǎn)換 方法的流程框圖。圖3是本發(fā)明一個(gè)實(shí)施例的軟硬件協(xié)同仿真中三態(tài)器件上拉阻抗/下拉阻抗/總線 保持轉(zhuǎn)換方法中的一個(gè)簡化三態(tài)器件電路圖。圖4是本發(fā)明一種軟硬件協(xié)同仿真中三態(tài)器件上拉阻抗/下拉阻抗/總線保持轉(zhuǎn)換 方法中的對(duì)圖3實(shí)施例進(jìn)行下拉阻抗轉(zhuǎn)換后的電路圖。 '圖5是本發(fā)明一種軟硬件協(xié)同仿真中三態(tài)器件上拉阻抗/下拉阻抗/總線保持轉(zhuǎn)換方法中的對(duì)圖3實(shí)施例進(jìn)行上拉阻抗轉(zhuǎn)換后的電路圖。圖6是本發(fā)明一種軟硬件協(xié)同仿真中三態(tài)器件上拉阻抗/下拉阻抗/總線保持轉(zhuǎn)換 方法中的對(duì)圖3實(shí)施例進(jìn)行總線保持轉(zhuǎn)換的后電路圖。圖7是本發(fā)明一種軟硬件協(xié)同仿真中三態(tài)器件上拉阻抗/下拉阻抗/總線保持轉(zhuǎn)換 方法中的一個(gè)跨越DUV和TB的三態(tài)器件組實(shí)施例進(jìn)行總線保持轉(zhuǎn)換的電路圖。
具體實(shí)施例方式為了能夠更清楚地理解本發(fā)明一種系統(tǒng)級(jí)芯片集成軟硬件協(xié)同仿真中三態(tài)器件 上拉阻抗/下拉阻抗/總線保持轉(zhuǎn)換方法的技術(shù)內(nèi)容，特舉以下實(shí)例詳細(xì)說明。請(qǐng)參閱圖2所示，用硬件描述語言描述SoC設(shè)計(jì)201,得到SoC設(shè)計(jì)源代碼202; 詞法分析SoC設(shè)計(jì)源代碼，得到對(duì)應(yīng)的單詞符號(hào)203;在詞法分析基礎(chǔ)上進(jìn)行語法分 析，得到對(duì)應(yīng)的語法短語204;在語法分析基礎(chǔ)上進(jìn)行語義分析，得到對(duì)應(yīng)的類型信息205;在語義分析基礎(chǔ)上，構(gòu)造對(duì)應(yīng)的內(nèi)部中間代碼206;基于內(nèi)部中間代碼，構(gòu)造SoC設(shè)計(jì)對(duì)應(yīng)的樹狀層次線網(wǎng)207;經(jīng)過轉(zhuǎn)換為一位的三態(tài)器件且使能端高電平有 效，得到修改后的線網(wǎng)208;調(diào)用三態(tài)器件編組程序212對(duì)所有三態(tài)器件進(jìn)行編組， 得到三態(tài)器件編組信息209;調(diào)用三態(tài)器件轉(zhuǎn)換程序213對(duì)每一組三態(tài)器件進(jìn)行電路轉(zhuǎn)換，得到轉(zhuǎn)換后修改的電路線網(wǎng)210;遍歷修改后的線網(wǎng)，將得到的轉(zhuǎn)換電路以硬件描述語言存儲(chǔ)為電路描述文件211。現(xiàn)在將參照如各附圖所表示的說明性的實(shí)施例對(duì)本發(fā)明進(jìn)行詳細(xì)描述。在下面的 描述中，表示出許多具體的細(xì)節(jié)，以便提供對(duì)本發(fā)明的全面理解。但是，顯然對(duì)于本 專業(yè)的技術(shù)人員來說，在沒有這些細(xì)節(jié)的某些和全部的情況下，本發(fā)明還是可以實(shí)施 的。下面的各個(gè)附圖表示本發(fā)明的實(shí)施例，為對(duì)公知的結(jié)構(gòu)不進(jìn)行詳細(xì)描述的簡化電 路，以便不至于不必要地混淆本發(fā)明，并對(duì)本發(fā)明的各特點(diǎn)和優(yōu)點(diǎn)可以更好地理解。圖3表示本發(fā)明的簡化三態(tài)器件電路的實(shí)施例，每個(gè)模塊內(nèi)部由端口、電路邏輯 單元、嵌套子模塊的實(shí)例通過信號(hào)連接構(gòu)成。例如假定最上層M模塊312為樹狀 層次結(jié)構(gòu)中的根模塊，它由層次化的子模塊304、 305、 306、 307的實(shí)例通過信號(hào)互 聯(lián)構(gòu)成。三態(tài)器件301所在的Ml模塊308屬于Ml，模塊310的子模塊。模塊310在 作為模塊308父模塊的同時(shí)，又屬于M1，'模塊304的子模塊。同屬一組的三態(tài)器件 301、 302、 303所在模塊308、 309、 311相對(duì)模塊312，都屬于第三層次的子模塊。 在實(shí)際的SoC設(shè)計(jì)樹狀層次線網(wǎng)中，三態(tài)器件所屬模塊的嵌套關(guān)系可以更復(fù)雜，并 且同屬一組的三態(tài)器件個(gè)數(shù)不定。對(duì)于一種系統(tǒng)級(jí)芯片集成軟硬件協(xié)同仿真中三態(tài)器件上拉阻抗/下拉阻抗/總線保 持轉(zhuǎn)換方法的步驟8，針對(duì)圖3的簡化三態(tài)器件電路的實(shí)施例進(jìn)行三態(tài)器件編組處理， 步驟如下R1:清空表格T，從M根模塊312開始遍歷樹狀層次結(jié)構(gòu)的電路線網(wǎng)，同時(shí)記錄 下從當(dāng)前模塊到根模塊312的路徑信息Path;R2:當(dāng)遍歷發(fā)現(xiàn)TRI1三態(tài)器件301時(shí)，當(dāng)前路徑Path信息為[M1—Ml ' — Ml，， —M]，記錄下三態(tài)器件301五元組信息(TRIl、 EN1、 IN1、 101、 [Ml—Ml ， 一 Ml，' —M]);R3:對(duì)三態(tài)器件301的數(shù)據(jù)輸出101信號(hào)314，根據(jù)當(dāng)前路徑信息[M1—Ml ，一 Ml'， 一 M]尋找到盡可能接近根模塊312的相連IO信號(hào)313;R4:在表格T中査找IO信號(hào)，査找失敗，將IO信號(hào)插入表格T，并將(TRIl、EN1、 IN1、 101、 [Ml—Ml， 一 Ml，' 一 M])五元組信息附加在IO信號(hào)313上； R5:依次處理遍歷過程中發(fā)現(xiàn)的三態(tài)器件302、 303，并對(duì)其進(jìn)行編組，得到以下結(jié)果表格T中存儲(chǔ)IO信號(hào)313，且IO信號(hào)附加三個(gè)五元組信息即((TRIl、 EN1、IN1、 101、 [Ml—Ml ' — Ml" — M])， (TRI2、 EN2、 IN2、 102、 [M2—M2 ' — M2"—M]) ， (TRI3、 EN4、 IN4、 04、 [M4—M4 ， 一 M4，' 一 M])}，表示三態(tài)器件301、302、 303屬于同一組三態(tài)器件。對(duì)于一種系統(tǒng)級(jí)芯片集成軟硬件協(xié)同仿真中三態(tài)器件上拉阻抗/下拉阻抗/總線保持轉(zhuǎn)換方法的步驟9，針對(duì)圖3的簡化三態(tài)器件電路進(jìn)行三態(tài)器件下拉阻抗轉(zhuǎn)換后的電路如圖4所示，步驟如下Sl:對(duì)表格T存儲(chǔ)的IO信號(hào)，讀取IO信號(hào)上被附加的一組五元組信息；S2:根據(jù)10信號(hào)上被附加的五元組信息個(gè)數(shù)3，在10信號(hào)所在的M模塊418創(chuàng)建一個(gè)三輸入或門416;S3:或門416的輸出端連接IO信號(hào)417;S4:讀取第一個(gè)五元組信息(TRIl、 EN1、 IN1、 101、 [Ml—Ml ' — Ml'' — M]);S5:依據(jù)[Ml—Ml ， 一 Ml，' 一 M]路徑，判斷出三態(tài)器件TRIl所在Ml模塊 419和10信號(hào)417所在M模塊418為不同模塊，創(chuàng)建從模塊419到模塊418，與ENl 信號(hào)401相連的ENr信號(hào)407，與IN1信號(hào)402相連的IN1'信號(hào)408;S6:在10信號(hào)417所在模塊418創(chuàng)建對(duì)應(yīng)于三態(tài)器件TRI1的二輸入與門409， 與門409的兩個(gè)輸入端分別與EN1'信號(hào)407、 IN1'信號(hào)408相連，與門409的輸出端 與或門416的一輸入端相連；S7:對(duì)10信號(hào)上被附加的五元組信息(TRI2、 EN2、 IN2、 102、 [M2—M2 ， 一 M2，， —M])對(duì)應(yīng)的三態(tài)器件進(jìn)行轉(zhuǎn)化，創(chuàng)建從模塊420到模塊418，與EN2信號(hào)403相 連的EN2'信號(hào)410，與IN2信號(hào)404相連的IN2'信號(hào)411;在模塊418創(chuàng)建對(duì)應(yīng)于三 態(tài)器件TRI2的二輸入與門412，與門412的兩個(gè)輸入端分別與EN2'信號(hào)410、 IN2' 信號(hào)411相連，與門412的輸出端與或門416的一輸入端相連；S8:對(duì)10信號(hào)上被附加的五元組信息(TRB、 EN4、 IN4、 04、 [M4—M4 ' — M4，， —M])對(duì)應(yīng)的三態(tài)器件進(jìn)行轉(zhuǎn)化，創(chuàng)建從模塊421到模塊418，與EN4信號(hào)405相 連的EN4'信號(hào)413，與IN4信號(hào)406相連的IN4'信號(hào)414;在模塊418創(chuàng)建對(duì)應(yīng)于三 態(tài)器件TRI3的二輸入與門415，與門415的兩個(gè)輸入端分別與EN4'信號(hào)413、 IN4' 信號(hào)414相連，與門的輸出端415與或門416的一輸入端相連。成軟硬件協(xié)同仿真中三態(tài)器件上拉阻抗/下拉阻抗/總線保 持轉(zhuǎn)換方法的步驟9，針對(duì)圖3的簡化三態(tài)器件電路進(jìn)行三態(tài)器件上拉阻抗轉(zhuǎn)換后的 電路如圖5所示，步驟如下Sl:對(duì)表格T存儲(chǔ)的IO信號(hào)，讀取IO信號(hào)上被附加的一組五元組信息；S2:根據(jù)10信號(hào)上被附加的五元組信息個(gè)數(shù)3，在10信號(hào)所在的M模塊518創(chuàng) 建一個(gè)三輸入或門516、 一個(gè)三輸入或非門519和一個(gè)二輸入或門520;S3:或門520的輸入端與或門516的輸出端、或非門519的輸出端相連，或門520 的輸出端連接10信號(hào)517;S4:讀取第一個(gè)五元組信息(TRIl、 EN1、 IN1、 101、 [Ml—Ml ' — Ml， ， 一 M]);S5:依據(jù)[Ml—Ml ， 一 Ml，， 一 M]路徑，判斷出三態(tài)器件TRIl所在M1模塊 521和10信號(hào)517所在M模塊518為不同模塊，創(chuàng)建從模塊521到模塊518,與EN1 信號(hào)502相連的EN1'信號(hào)508，與INI信號(hào)501相連的INl'信號(hào)507;S6:將ENl'信號(hào)508連接到或非門519的一輸入端；在10信號(hào)517所在模塊518 創(chuàng)建對(duì)應(yīng)于三態(tài)器件TRI1的二輸入與門509，與門509的兩個(gè)輸入端分別與EN2'信 號(hào)508、 IN1'信號(hào)507相連，與門509的輸出端與或門516的一輸入端相連；S7:對(duì)10信號(hào)上被附加的五元組信息(TRI2、 EN2、 IN2、 102、 [M2—M2 ， 一 M2，， —M])對(duì)應(yīng)的三態(tài)器件進(jìn)行轉(zhuǎn)化，創(chuàng)建從模塊522到模塊518,與EN2信號(hào)503相 連的EN2'信號(hào)510，與IN2信號(hào)504相連的IN2'信號(hào)511;將EN2'信號(hào)510連接到 或非門519的一輸入端；在模塊518創(chuàng)建對(duì)應(yīng)于三態(tài)器件TRI2的二輸入與門512， 與門512的兩個(gè)輸入端分別與EN2'信號(hào)510、 IN2'信號(hào)511相連，與門512的輸出端 與或門516的一輸入端相連；S8:對(duì)10信號(hào)上被附加的五元組信息(TRI3、 EN4、 IN4、 04、 [M4—M4 ， 一 M4，' —M])對(duì)應(yīng)的三態(tài)器件進(jìn)行轉(zhuǎn)化，創(chuàng)建從模塊523到模塊518，與EN4信號(hào)506相 連的EN4，信號(hào)514，與IN4信號(hào)505相連的IN4，信號(hào)513;將EN4，信號(hào)514連接到 或非門519的一輸入端；在模塊518創(chuàng)建對(duì)應(yīng)于三態(tài)器件TRI3的二輸入與門515， 與門515的兩個(gè)輸入端分別與EN4'信號(hào)514、 IN4'信號(hào)513相連，與門515的輸出端 與或門516的一輸入端相連。對(duì)于一種系統(tǒng)級(jí)芯片集成軟硬件協(xié)同仿真中三態(tài)器件上拉阻抗/下拉阻抗/總線保 持轉(zhuǎn)換方法的步驟9，針對(duì)圖3的簡化三態(tài)器件電路進(jìn)行三態(tài)器件總線保持轉(zhuǎn)換后的 電路如圖6所示，步驟如下Sl:對(duì)表格T存儲(chǔ)的IO信號(hào)，讀取IO信號(hào)上被附加的一組五元組信息； S2:根據(jù)I0信號(hào)上被附加的五元組信息個(gè)數(shù)3，在IO信號(hào)所在的M模塊618創(chuàng) 建一個(gè)三輸入或門616、 一個(gè)三輸入或門619和一個(gè)鎖存器620;S3:鎖存器620的G使能輸入端與或門619的輸出端相連，D數(shù)據(jù)輸入端與或門 616的輸出端相連，鎖存器620的輸出端連接10信號(hào)617;S4:讀取第一個(gè)五元組信息(TRIl、 EN1、 IN1、 101、 [Ml—Ml ' — Ml， ， 一 M]); S5:依據(jù)[Ml—Ml ， 一 Ml'， 一 M]路徑，判斷出三態(tài)器件TRIl所在Ml模塊 621和10信號(hào)617所在M模塊618為不同模塊，創(chuàng)建從模塊621到模塊618，與EN1 信號(hào)602相連的EN1，信號(hào)608，與IN1信號(hào)601相連的IN1'信號(hào)607;S6:將EN1'信號(hào)608連接到或門619的一輸入端；在10信號(hào)617所在模塊618 創(chuàng)建對(duì)應(yīng)于三態(tài)器件TRI1的二輸入與門609，與門609的兩個(gè)輸入端分別與EN1'信 號(hào)608、 IN1，信號(hào)607相連，與門609的輸出端與或門616的一輸入端相連；S7:對(duì)10信號(hào)上被附加的五元組信息(TRI2、 EN2、 IN2、 102、 [M2—M2 ' — M2'' —M])對(duì)應(yīng)的三態(tài)器件進(jìn)行轉(zhuǎn)化，創(chuàng)建從模塊622到模塊618，與EN2信號(hào)603相 連的EN2，信號(hào)610，與IN2信號(hào)604相連的IN2'信號(hào)611;將EN2'信號(hào)610連接到 或門619的一輸入端；在模塊618創(chuàng)建對(duì)應(yīng)于三態(tài)器件TRI2的二輸入與門612，與 門612的兩個(gè)輸入端分別與EN2'信號(hào)610'、 IN2'信號(hào)611相連，與門612的輸出端與 或門616的一輸入端相連；S8:對(duì)10信號(hào)上被附加的五元組信息(TRB、 EN4、 IN4、 04、 [M4—M4 ， 一 M4，， —M])對(duì)應(yīng)的三態(tài)器件進(jìn)行轉(zhuǎn)化，創(chuàng)建從模塊623到模塊618，與EN4信號(hào)606相 連的EN4，信號(hào)614,與IN4信號(hào)605相連的IN4'信號(hào)613;將EN4'信號(hào)614連接到 或門619的一輸入端；在模塊618創(chuàng)建對(duì)應(yīng)于三態(tài)器件TRI3的二輸入與門615,與 門615的兩個(gè)輸入端分別與EN4'信號(hào)614、 IN4'信號(hào)613相連，與門615的輸出端與 或門616的一輸入端相連。對(duì)于一種系統(tǒng)級(jí)芯片集成軟硬件協(xié)同仿真中三態(tài)器件上拉阻抗/下拉阻抗/總線保 持轉(zhuǎn)換方法，針對(duì)圖7的跨越DUV和TB三態(tài)器件組的實(shí)施例進(jìn)行編組和下拉阻抗 轉(zhuǎn)換處理細(xì)節(jié)，步驟如下-Tl:清空表格T，從SoC根模塊706開始遍歷樹狀層次結(jié)構(gòu)的電路線網(wǎng)，同時(shí)記 錄下從當(dāng)前模塊到根模塊706的路徑Path;T2:當(dāng)遍歷發(fā)現(xiàn)TRI1三態(tài)器件701時(shí)，當(dāng)前路徑Path信息為[DUV—SoC]，記錄下三態(tài)器件701五元組信息(TRIl、 EN1、 IN1、 101、 [DUV—SoC]);T3:對(duì)三態(tài)器件701的數(shù)據(jù)輸出101信號(hào)704，根據(jù)當(dāng)前路徑信息[DUV—SoC]尋 找到盡可能接近SoC根模塊706的相連103信號(hào)705;T4:在表格T中查找I03信號(hào)，查找失敗，將I03信號(hào)插入表格T，并將(TRIl、 EN1、 IN1、 101、 [DUV—SoC])五元組信息附加在I03信號(hào)705上；T5:依次處理遍歷過程中發(fā)現(xiàn)的三態(tài)器件702、 703，并對(duì)其進(jìn)行編組，得到以下 結(jié)果表格T中存儲(chǔ)I03信號(hào)705，且I03信號(hào)附加三個(gè)五元組信息即((TRI1、EN1、 IN1、 101、 [DUV—SoC])， (TRI2、 EN2、 IN2、 101、 [DUV—SoC]) ， (TRI3、 EN3、 IN3、 102、 [TB—SoC])}，表示三態(tài)器件701、 702、 703屬于同一組。T6:對(duì)表格T存儲(chǔ)的I03信號(hào)，讀取103信號(hào)上被附加的一組五元組信息；發(fā)現(xiàn) 該組三態(tài)器件跨越DUV和TB,需要對(duì)DUV和TB雙向端口進(jìn)行拆分，并在TB插 入IOBUF器件等操作，從而間接將FPGA電路上的高阻態(tài)正確地反饋到工作站軟件 部分；T7:在DUV模塊725創(chuàng)建OUTX輸出端口 717、 INX輸入端口 718、 ENX輸出 端口 719，在TB模塊726創(chuàng)建INY輸入端口 720、 OUTY輸出端口 721、 ENY輸入 端口 722，并在SoC模塊中將DUV模塊和TB模塊實(shí)例的OUTX輸出端口 717和INY 輸入端口 720相連、INX輸入端口 718和OUTY輸出端口 721相連、ENX輸出端口 719和ENY輸入端口 722相連；T8:在TB模塊726創(chuàng)建IOBUF器件723 ，并將IOBUF器件723的IO端口與102 信號(hào)724相連、T端口與ENY輸入端口 722相連、I端口與INY輸入端口 720相連、 O端口與OUTY輸出端口 721相連；T9:根據(jù)103信號(hào)上被附加的五元組信息，在所屬DUV模塊內(nèi)的五元組個(gè)數(shù)2 基礎(chǔ)上加1得到3;在DUV模塊創(chuàng)建一個(gè)三輸入或門716，將或門716輸出端與OUTX 輸出端口 717相連；T10:在DUV模塊創(chuàng)建或門713，并將或門713輸入端與所屬DUV模塊的三態(tài) 器件EN1使能信號(hào)708、 EN2使能信號(hào)710相連、或門713輸出端與ENX輸出端口 719相連；在DUV模塊創(chuàng)建非門714，并將非門714輸入端與或門713輸出端相連; 在DUV模塊創(chuàng)建二輸入與門715,與門715的兩個(gè)輸入端分別與INX輸入端口 718、 非門714輸出端相連，與門715的輸出端與或門716的一輸入端相連；Tll:對(duì)103信號(hào)上被附加的處于DUV模塊三態(tài)器件五元組信息(TRIl、 EN1、IN1、 101、 [DUV—SoC])對(duì)應(yīng)的三態(tài)器件進(jìn)行轉(zhuǎn)換，在DUV模塊創(chuàng)建對(duì)應(yīng)于三態(tài)器 件TRIl的二輸入與門711，與門711的兩個(gè)輸入端分別與INI信號(hào)707、 ENl信號(hào) 708相連，與門711的輸出端與或門716的一輸入端相連；T12:對(duì)103信號(hào)上被附加的處于DUV模塊三態(tài)器件五元組信息(TRI2、 EN2、 IN2、 101、 [DUV—SoC])對(duì)應(yīng)的三態(tài)器件進(jìn)行轉(zhuǎn)換，在DUV模塊創(chuàng)建對(duì)應(yīng)于三態(tài)器 件TRI2的二輸入與門712，與門712的兩個(gè)輸入端分別與IN2信號(hào)709、 EN2信號(hào) 710相連，與門712的輸出端與或門716的一輸入端相連。
權(quán)利要求
1.一種系統(tǒng)級(jí)芯片集成系統(tǒng)級(jí)芯片集成軟硬件協(xié)同仿真中三態(tài)器件上拉阻抗/下拉阻抗/總線保持轉(zhuǎn)換方法，其特征在于在用戶指定SoC設(shè)計(jì)的DUT和TB兩部分后，讀入采用硬件描述語言描述的SoC設(shè)計(jì)源代碼并進(jìn)行建立相應(yīng)的線網(wǎng)，然后將SoC設(shè)計(jì)中的三態(tài)器件進(jìn)行編組，采用相應(yīng)的功能等價(jià)電路，對(duì)線網(wǎng)進(jìn)行修改，從而實(shí)現(xiàn)對(duì)已編組的三態(tài)器件進(jìn)行轉(zhuǎn)換，最后將得到的轉(zhuǎn)換電路以硬件描述語言進(jìn)行輸出，用于系統(tǒng)級(jí)芯片集成軟硬件協(xié)同仿真的后續(xù)流程；其具體操作步驟如下步驟1，用硬件描述語言描述SoC設(shè)計(jì)，生成SoC設(shè)計(jì)源代碼；步驟2，詞法分析，從左到右一個(gè)個(gè)讀入SoC設(shè)計(jì)源代碼，對(duì)構(gòu)成源代碼的字符流進(jìn)行掃描和分解，從而識(shí)別出一個(gè)個(gè)單詞；步驟3，語法分析，在詞法分析的基礎(chǔ)上將單詞序列分解成各類語法短語，依據(jù)硬件描述語言的語法規(guī)則，確定整個(gè)字符流是否構(gòu)成一個(gè)語法上正確的程序；步驟4，語義分析，在語法分析的基礎(chǔ)上審核源代碼有無語義錯(cuò)誤，為中間代碼生成階段收集類型信息；步驟5，中間代碼生成，在語法分析和語義分析的基礎(chǔ)上，將SoC設(shè)計(jì)源代碼生成中間代碼，用內(nèi)部中間格式表示；步驟6，樹狀層次結(jié)構(gòu)線網(wǎng)生成，基于中間代碼構(gòu)造SoC設(shè)計(jì)的樹狀層次結(jié)構(gòu)線網(wǎng)；整個(gè)SoC設(shè)計(jì)的頂層模塊為根模塊，它由層次化的子模塊實(shí)例和電路邏輯單元通過信號(hào)互聯(lián)構(gòu)成，且每個(gè)子模塊內(nèi)部由端口、電路邏輯單元、嵌套子模塊的實(shí)例通過信號(hào)連接構(gòu)成；步驟7，遍歷樹狀層次結(jié)構(gòu)的電路線網(wǎng)，修改電路線網(wǎng)使電路線網(wǎng)中的三態(tài)器件全部轉(zhuǎn)換為一位的三態(tài)器件且使能端高電平有效。步驟8，三態(tài)器件編組，清空表格T，遍歷樹狀層次結(jié)構(gòu)的電路線網(wǎng)，對(duì)電路中所有三態(tài)器件進(jìn)行編組；步驟9，對(duì)表格T存儲(chǔ)的每一組三態(tài)器件進(jìn)行上拉阻抗/下拉阻抗/總線保持轉(zhuǎn)換；步驟10，輸出電路，遍歷修改后的線網(wǎng)，將得到的轉(zhuǎn)換電路以硬件描述語言存儲(chǔ)在電路描述文件中。
2.按權(quán)利要求1所述的一種系統(tǒng)級(jí)芯片集成軟硬件協(xié)同仿真中三態(tài)器件上拉阻抗/下拉阻抗/ 總線保持轉(zhuǎn)換方法，其特征在于在所述的步驟7中包括，7.1遍歷樹狀層次結(jié)構(gòu)的電路線網(wǎng)，將多位三態(tài)器件用多個(gè)一位三態(tài)器件替換；7.2如果三態(tài)器件使能端低電平有效，則在三態(tài)器件使能端前增加反相器，轉(zhuǎn)換成三態(tài)器件使能端高電平有效的等效電路； 7.3得到三態(tài)器件全部是一位的三態(tài)器件且使能端高電平有效的電路線網(wǎng)。
3. 按權(quán)利要求1所述的一種系統(tǒng)級(jí)芯片集成軟硬件協(xié)同仿真中三態(tài)器件上拉阻抗/下拉阻抗/ 總線保持轉(zhuǎn)換方法，其特征在于在所述的步驟8中包括， 8.1清空表格T，從根模塊開始遍歷樹狀層次結(jié)構(gòu)的電路線網(wǎng)，同時(shí)記錄下從當(dāng)前模塊到 根模塊的路徑信息Path; 8.2依次處理遍歷過程中發(fā)現(xiàn)的三態(tài)器件Tri，并對(duì)其進(jìn)行編組，直至所有的三態(tài)器件全 被編組。 8.3在表格T中存儲(chǔ)的每一個(gè)信號(hào)S,信號(hào)S上被附加的五元組信息對(duì)應(yīng)的三態(tài)器件被認(rèn) 為是一組三態(tài)器件。
4. 按權(quán)利要求1所述的一種系統(tǒng)級(jí)芯片集成軟硬件協(xié)同仿真中三態(tài)器件上拉阻抗/下拉阻抗/ 總線保持轉(zhuǎn)換方法，其特征在于在所述的步驟9中包括， 9.1對(duì)表格T存儲(chǔ)的每一個(gè)信號(hào)S，讀取信號(hào)S上被附加的五元組信息； 9.2根據(jù)信號(hào)S上被附加的五元組信息個(gè)數(shù)n，在信號(hào)S所在的模塊創(chuàng)建一個(gè)n輸入或門 A;如果該組三態(tài)器件跨越DUV和TB，則需要對(duì)DUV和TB雙向端口進(jìn)行拆分，并在 TB插入IOBUF器件等操作，間接達(dá)到將FPGA電路上的高阻態(tài)正確地反饋到工作站的軟 '件仿真器； ' 9.3如果進(jìn)行下拉阻抗轉(zhuǎn)換，則或門A的輸出端與信號(hào)S相連；如果進(jìn)行上拉阻抗轉(zhuǎn)換， 則需在信號(hào)S所在的模塊創(chuàng)建一個(gè)n輸入或非門B和一個(gè)二輸入或門C，或門C的兩輸 入端與或門A的輸出端、或非門B的輸出端相連，或門C的輸出端與信號(hào)S相連；如果 進(jìn)行總線保持轉(zhuǎn)換，則需在信號(hào)S所在的模塊創(chuàng)建一個(gè)n輸入或門D和一個(gè)一位鎖存器E, 鎖存器E的數(shù)據(jù)輸入端與或門A的輸出端相連，鎖存器E的使能輸入端與或門B的輸出 端相連，鎖存器C的數(shù)據(jù)輸出端與信號(hào)S相連； 9.4對(duì)信號(hào)S上被附加的每一個(gè)五元組信息(Tri、 En、 Din、 Dout、 Path)對(duì)應(yīng)的三態(tài)器件進(jìn) 行轉(zhuǎn)換；
5. 按權(quán)利要求3所述的一種系統(tǒng)級(jí)芯片集成軟硬件協(xié)同仿真中三態(tài)器件上拉阻抗/下拉阻抗/ 總線保持轉(zhuǎn)換方法，其特征在于在所述的步驟8.2中包括， 1記錄下三態(tài)器件Tri的使能信號(hào)En，數(shù)據(jù)輸入信號(hào)Din，數(shù)據(jù)輸出信號(hào)Dout，三態(tài) 器件自身以及三態(tài)器件所在模塊的當(dāng)前路徑Path，即五元組信息(Tri、 En、 Din、 Dout、 Path); 2對(duì)三態(tài)器件Tri的數(shù)據(jù)輸出信號(hào)Dout，根據(jù)當(dāng)前路徑信息Path尋找到盡可能接近根 4將(Tri、 En、 Din、 Dout、 Path)五元組信息附加在信號(hào)S上。 6.按權(quán)利要求4所述的一種系統(tǒng)級(jí)芯片集成軟硬件協(xié)同仿真中三態(tài)器件上拉阻抗/下拉阻抗/ 總線保持轉(zhuǎn)換方法，其特征在于在所述的步驟9.4中包括， 9.4.1讀取五元組信息(Tri、 En、 Din、 Dout、 Path); .2依據(jù)Path,如果三態(tài)器件Tri所在模塊和信號(hào)S所在模塊為不同模塊，創(chuàng)建從三態(tài) 器件Tri所在模塊到信號(hào)S所在模塊，與信號(hào)En、 Din的相連信號(hào)En，、 Din，；如果三態(tài) 器件Tri所在模塊和信號(hào)S所在模塊為同一模塊，則信號(hào)En'為En，信號(hào)Din'為Din。 9.4.3在信號(hào)S所在的模塊創(chuàng)建對(duì)應(yīng)于三態(tài)器件Tri的二輸入與門F，與門F的兩個(gè)輸入端 與信號(hào)En'、 Din'相連，與門F的輸出端與或門A的一輸入端相連；如果進(jìn)行上拉阻抗轉(zhuǎn) 換，則還需將信號(hào)En'連接到或非門B的一輸入端；如果進(jìn)行總線保持轉(zhuǎn)換，則還需將信 號(hào)En'連接到或門D的一輸入端。
全文摘要
本發(fā)明涉及一種系統(tǒng)級(jí)芯片集成軟硬件協(xié)同仿真中三態(tài)器件上拉阻抗/下拉阻抗/總線保持轉(zhuǎn)換方法。本方法是在用戶指定SoC設(shè)計(jì)的DUT和TB兩部分后，讀入采用硬件描述語言描述的SoC設(shè)計(jì)源代碼并進(jìn)行建立相應(yīng)的線網(wǎng)，然后將SoC設(shè)計(jì)中的三態(tài)器件進(jìn)行編組，采用相應(yīng)的功能等價(jià)電路，對(duì)線網(wǎng)進(jìn)行修改，從而實(shí)現(xiàn)對(duì)已編組的三態(tài)器件進(jìn)行轉(zhuǎn)換，最后將得到的轉(zhuǎn)換電路以硬件描述語言進(jìn)行輸出，用于系統(tǒng)級(jí)芯片集成軟硬件協(xié)同仿真的后續(xù)流程。本發(fā)明提供的方法，可有效地提高軟硬件協(xié)同仿真中三態(tài)器件轉(zhuǎn)換方法的效率和準(zhǔn)確性，具有較好的實(shí)用性。
文檔編號(hào)G06F17/50GK101231666SQ20071004600
公開日2008年7月30日 申請(qǐng)日期2007年9月13日 優(yōu)先權(quán)日2007年9月13日
發(fā)明者明 冷, 孫凌宇, 郁松年 申請(qǐng)人:上海大學(xué)