專利名稱：電子設(shè)備的自適應(yīng)電壓定標(biāo)的制作方法
電子設(shè)備的自適應(yīng)電壓定標(biāo) 背景
I. 相關(guān)申請(qǐng)
本申請(qǐng)要求2005年10月31日提交的題為"電子設(shè)備的自適應(yīng)電壓定標(biāo) (Adaptive Voltage Scaling for an Electronics Device)"的臨時(shí)美國(guó)申請(qǐng)S/N. 60/732,228的優(yōu)先權(quán)，該臨時(shí)申請(qǐng)被轉(zhuǎn)讓給了本申請(qǐng)的受讓人且出于所有目的 通過全文引用包括于此。
II. 領(lǐng)域
本公開一般涉及電路，尤其涉及用于為電子設(shè)備節(jié)省電池功率的技術(shù)。
III. 背景
無線設(shè)備(例如，蜂窩電話)被廣泛用于諸如無線通信、消息接發(fā)、視頻、 游戲等各種應(yīng)用。無線設(shè)備的應(yīng)用和功能不斷發(fā)展以滿足不斷增長(zhǎng)的客戶需
求。結(jié)果，不斷設(shè)計(jì)出更加精密的無線設(shè)備，它們具有更高的集成度和更快的 工作速度以便以小設(shè)備尺寸支持更多應(yīng)用和功能。
高度集成的無線設(shè)備可消耗更多功率。當(dāng)以高時(shí)鐘脈沖工作時(shí)更是如此。 更高的功率消耗可縮短電池壽命，這是非常不希望看到的，因?yàn)檩^長(zhǎng)的電池壽
命對(duì)于便攜式無線設(shè)備而言是一重要的設(shè)計(jì)和市場(chǎng)營(yíng)銷參數(shù)。因此，經(jīng)常投入 大量設(shè)計(jì)精力以期望在實(shí)現(xiàn)良好性能的同時(shí)延長(zhǎng)電池壽命。例如，無線設(shè)備常 被設(shè)計(jì)成當(dāng)以空閑模式運(yùn)行時(shí)對(duì)盡可能多的電路斷電以節(jié)省功率。當(dāng)以活動(dòng)模 式運(yùn)行時(shí)降低功耗的一種有效方法是定標(biāo)或調(diào)節(jié)電源電壓，因?yàn)楣慕茷殡?源電壓的二次函數(shù)。例如，將電源電壓降低10%可節(jié)省幾乎20%的功耗。
電源電壓定標(biāo)的目的在于在維持必要性能的同時(shí)盡可能地降低電源電壓。 這可通過標(biāo)識(shí)集成電路(IC)中的關(guān)鍵信號(hào)路徑——例如具有最長(zhǎng)延遲的信號(hào) 路徑、并調(diào)節(jié)電源電壓以使得該關(guān)鍵信號(hào)路徑滿足時(shí)基要求來實(shí)現(xiàn)。出于眾多原因，這一準(zhǔn)則在現(xiàn)代VLSI電路中難以建立。首先，關(guān)鍵信號(hào)路徑可隨電源 電壓的變化而改變。在一個(gè)電源電壓下一條信號(hào)路徑可能是關(guān)鍵性的而在另一 電源電壓下另一信號(hào)路徑可能是關(guān)鍵性的。其次，在一給定電源電壓下，關(guān)鍵 信號(hào)路徑可能基于IC工藝和溫度變化而在管芯與管芯之間變化。結(jié)果，這些 變化通過添加較大的安全余量來解決以確保在所有條件下正確工作。這種較大 安全余量很多時(shí)候通常導(dǎo)致更高的功耗。
因此，本領(lǐng)域需要更加高效地為無線終端節(jié)省電池功率的技術(shù)。
概要
這里描述了用于自適應(yīng)地對(duì)電子設(shè)備(例如，蜂窩電話)的電源電壓定標(biāo) 的技術(shù)。在一特定實(shí)施例中，例如使用環(huán)形振蕩器表征處理核的邏輯速度和引 線速度。例如基于對(duì)處理核的計(jì)算要求確定該核的目標(biāo)時(shí)鐘頻率?；谒碚?的邏輯速度和引線速度以及目標(biāo)時(shí)鐘頻率并使用一組可編程延遲線構(gòu)成復(fù)制 關(guān)鍵路徑。如下所述，該復(fù)制關(guān)鍵路徑仿真處理核中的實(shí)際關(guān)鍵路徑并可包括 不同類型的電路組件，諸如具有不同閾值電壓的邏輯元件、動(dòng)態(tài)元件、位線元 件、引線、具有不同閾值電壓和/或扇出的驅(qū)動(dòng)器等。調(diào)節(jié)該處理核和復(fù)制關(guān)鍵 路徑的電源電壓以使得兩者都能達(dá)到所需的性能。
以下進(jìn)一步描述了本發(fā)明的各方面和實(shí)施例。
附圖簡(jiǎn)述
本發(fā)明的特征和本質(zhì)將因以下結(jié)合其中相同附圖標(biāo)記通篇作相應(yīng)標(biāo)識(shí)的 附圖闡述的具體描述而更加顯而易見。 圖l示出無線設(shè)備的框圖。
圖2示出帶有自適應(yīng)電壓定標(biāo)(AVS)的ASIC。
圖3示出用于處理核心的AVS單元。
圖4A和4B示出AVS單元內(nèi)的延遲合成器。
圖5A、 5B和5C分別示出延遲合成器內(nèi)的邏輯元件、動(dòng)態(tài)元件、以及位 線元件。
圖6示出具有最小數(shù)目個(gè)元件的復(fù)制關(guān)鍵路徑。圖7示出AVS單元內(nèi)的延遲匹配電路。
圖8示出AVS單元內(nèi)的控制單元。
圖9示出AVS單元內(nèi)的IC工藝監(jiān)視器單元。
圖IOA和10B示出AVS單元內(nèi)的AVS表征單元。


圖11示出兩條信號(hào)路徑的性能的曲線圖。
圖12示出用于執(zhí)行自適應(yīng)電壓定標(biāo)的過程。
具體描述
措辭"示例性"在此被用于表示"用作示例、實(shí)例、或例示"。在此被描 述為"示例性"的任何實(shí)施例或設(shè)計(jì)都無需被理解為優(yōu)選或優(yōu)于其它實(shí)施例或 設(shè)計(jì)。
在此所述的自適應(yīng)電壓定標(biāo)技術(shù)可用于各種類型的集成電路。例如，這些 技術(shù)可用于專用集成電路(ASIC)、數(shù)字信號(hào)處理器(DSP)、數(shù)字信號(hào)處理 器件(DSPD)、可編程邏輯器件(PLD)、現(xiàn)場(chǎng)可編程門陣列(FPGA)、處 理器、控制器、微控制器等。這些技術(shù)還可用于諸如無線通信設(shè)備、蜂窩電話、 個(gè)人數(shù)字助理(PDA)、便攜式計(jì)算機(jī)等各種電子設(shè)備。為了簡(jiǎn)明起見，以下 描述了針對(duì)例如蜂窩電話等無線設(shè)備內(nèi)的ASIC的技術(shù)。
圖1示出了無線設(shè)備100的框圖，該無線設(shè)備可能能夠監(jiān)視一個(gè)或多個(gè)無 線通信設(shè)備和/或與它們通信。在接收路徑上，天線112接收由基站和/或衛(wèi)星 發(fā)射的信號(hào)并將收到的信號(hào)提供給接收機(jī)(RCVR) 114。接收機(jī)114處理(例 如，濾波、放大、下變頻、以及數(shù)字化)該收到的信號(hào)并將樣本提供給ASIC 120 以作進(jìn)一步處理。在發(fā)射路徑上，ASIC 120處理要傳送的數(shù)據(jù)并將數(shù)據(jù)碼片提 供給發(fā)射機(jī)(TMTR) 116。發(fā)射機(jī)116處理(例如，轉(zhuǎn)換到模擬、濾波、放大、 以及上變頻)數(shù)據(jù)碼片并生成經(jīng)由天線112發(fā)射的經(jīng)調(diào)制的信號(hào)。
ASIC 120包括支持監(jiān)視和/或與一個(gè)或多個(gè)通信系統(tǒng)通信的各種處理單 元。對(duì)于圖1中所示的實(shí)施例，ASIC 120包括DSP核130a和130b、處理器 核130c和130d、時(shí)鐘發(fā)生器140、內(nèi)部存儲(chǔ)器150、外部接口單元160、以及 其它電路170。 DSP核130a和BOb執(zhí)行針對(duì)接收路徑的處理(例如，解調(diào)和 解碼)、針對(duì)發(fā)射路徑的處理(例如，編碼和調(diào)制)、和/或針對(duì)其它應(yīng)用或功能的處理。每個(gè)DSP核可包括一個(gè)或多個(gè)乘加(MAC)單元、 一個(gè)或多個(gè)算 術(shù)邏輯單元(ALU)等。處理器核130c和130d支持諸如視頻、音頻、圖形、 游戲等各種功能。
時(shí)鐘發(fā)生器140生成ASIC 120內(nèi)各處理單元所用的時(shí)鐘并可耦合至可包 括晶體、電感器、電容器等的外部電路142。時(shí)鐘發(fā)生器140可包括控制用以 生成時(shí)鐘的振蕩器的一個(gè)或多個(gè)鎖相環(huán)(PLL)。內(nèi)部存儲(chǔ)器150存儲(chǔ)由ASIC 120內(nèi)的各處理單元使用的數(shù)據(jù)和程序代碼。外部接口單元160與ASIC 120 外的其它單元通過接口相連。其它電路170可包括功率控制單元，其控制對(duì) ASIC 120內(nèi)的各種處理單元、接收機(jī)114和發(fā)射機(jī)116的PLL、和/或其它電 路的供電。
對(duì)于圖1所示的實(shí)施例，ASIC 120還耦合至功率管理單元180、易失性存 儲(chǔ)器190、和非易失性存儲(chǔ)器192。功率管理單元180耦合至電池182并且還 經(jīng)由電源接線器接收外部功率。功率管理單元180調(diào)節(jié)接收到的電源并為 ASIC 120內(nèi)的處理單元提供經(jīng)調(diào)整的電源電壓。易失性存儲(chǔ)器190為ASIC 120使用的數(shù)據(jù)和程序代碼提供塊存儲(chǔ)。非易失性存儲(chǔ)器192提供非易失性 塊存儲(chǔ)。
一般而言，無線設(shè)備100可包括與圖1中所示相比更少、更多和/或不同 的集成電路。此外，ASIC 120可包括與圖1中所示相比更少、更多、和/或不 同的處理單元。 一般而言，ASIC 120可包括任意數(shù)目的DSP核和任意數(shù)目的 處理器核。ASIC 120中包括的處理單元的數(shù)目和處理單元的類型通常取決于諸 如通信系統(tǒng)、應(yīng)用、以及無線設(shè)備100所支持的功能等各種因素。
圖2示出了具有自適應(yīng)電壓定標(biāo)(AVS)的ASIC 120的實(shí)施例。對(duì)于該 實(shí)施例，對(duì)每個(gè)處理核130提供一個(gè)AVS單元230并且其被用于自適應(yīng)地定 標(biāo)該核的電源電壓。特別地，AVS單元230a和230b分別對(duì)DSP核130a和130b 執(zhí)行自適應(yīng)電壓定標(biāo)，而AVS單元230c和230d分別對(duì)處理器核130c和130d 執(zhí)行自適應(yīng)電壓定標(biāo)。
每個(gè)處理核130從時(shí)鐘發(fā)生器140接收用于觸發(fā)該核內(nèi)的同步電路的時(shí) 鐘。每個(gè)核130向時(shí)鐘發(fā)生器140和其AVS單元230提供其時(shí)鐘的目標(biāo)頻率。 該目標(biāo)頻率可基于該核的處理負(fù)載和計(jì)算要求來選擇。對(duì)于每個(gè)處理核130，時(shí)鐘發(fā)生器140以目標(biāo)頻率生成時(shí)鐘并將該時(shí)鐘提供給核及相關(guān)聯(lián)的AVS單 元230。每個(gè)處理核130及其相關(guān)聯(lián)的AVS單元230還從功率管理單元180 接收經(jīng)調(diào)整的電壓電源(Vdd)。用于每個(gè)處理核130的電源電壓由相關(guān)聯(lián)的 AVS單元230設(shè)定以使得該核可在該目標(biāo)時(shí)鐘頻率上運(yùn)行。
對(duì)于圖2所示的實(shí)施例，每個(gè)處理核130的時(shí)鐘可由時(shí)鐘發(fā)生器140獨(dú)立 設(shè)定，而每個(gè)處理核130的電源電壓可由功率管理單元180獨(dú)立設(shè)定。在其它 實(shí)施例中，多個(gè)處理核可共享對(duì)這些核聯(lián)合設(shè)定的公共時(shí)鐘和/或公共電源電 壓。
自適應(yīng)電壓定標(biāo)是一閉環(huán)系統(tǒng)，它將電源電壓調(diào)節(jié)至滿足可由目標(biāo)頻率上 的正確運(yùn)行來量化的性能要求的電平。 一般而言，更高的電源電壓對(duì)應(yīng)更小的 延遲，這允許以更快的時(shí)鐘在更高的頻率上運(yùn)行。峰值電源電壓可提供最短的 延遲和最高的性能水平。然而，這種最高性能水平在有些或大多數(shù)時(shí)候并不是 必需的。在這種情形下，可降低電源電壓。自適應(yīng)電壓定標(biāo)由此利用計(jì)算要求 中的變化來在維持必要性能的同時(shí)定標(biāo)電源電壓和降低平均功耗。結(jié)果，可延 長(zhǎng)電池壽命，這是非常合乎需要的。
每個(gè)處理核130的AVS單元230調(diào)節(jié)電源電壓以使得該核能滿足其性能 要求。在一實(shí)施例中，每個(gè)AVS單元模擬相關(guān)聯(lián)的核在IC工藝、溫度、和電 壓變化上的實(shí)際性能。每個(gè)AVS單元仿真相關(guān)聯(lián)核的關(guān)鍵路徑、跟蹤該關(guān)鍵 路徑的性能、并將電源電壓調(diào)節(jié)至允許該關(guān)鍵路徑達(dá)到目標(biāo)性能的最低可能電 平平。緊密跟蹤不同條件下的實(shí)際關(guān)鍵路徑的能力導(dǎo)致了高效率的自適應(yīng)電源 電壓定標(biāo)。
每個(gè)AVS單元230跟蹤相關(guān)聯(lián)的處理核130中關(guān)鍵路徑的性能。在一實(shí) 施例中，這是使用具有緊密匹配相關(guān)聯(lián)核中關(guān)鍵路徑的電路混合的數(shù)個(gè)電路組 件的混合的延遲合成器實(shí)現(xiàn)的。這些電路組件可包括如下所述的邏輯元件、具 有不同閾值電壓的晶體管器件、動(dòng)態(tài)元件、位線元件、引線、具有不同閾值電 壓和/或扇出的驅(qū)動(dòng)器等。這些不同的電路組件具有可能隨IC工藝、溫度、和 電壓變化以不同方式改變的電特性(例如，延遲)。
邏輯元件可以用反相器和/或其它邏輯門構(gòu)成。反相器和邏輯門是以晶體 管實(shí)現(xiàn)的，晶體管可以是P溝道場(chǎng)效應(yīng)晶體管(P-FET) 、 N溝道FET (N-FET)等。每個(gè)FET器件被設(shè)計(jì)成具有一特定閾值電壓，后者是使器件導(dǎo)通的電壓。
低閾值電壓(LVT)導(dǎo)致通過FET器件的更小延遲但更高的漏電流，漏電流是 在FET器件截止時(shí)通過的電流。相反，高閾值電壓(HVT)導(dǎo)致更低的漏電 流但更大的延遲。LVT和HVT器件的組合可被用來達(dá)到所需要的良好性能和 所要求的低漏泄。LVT和HVT器件的電特性可隨IC工藝、溫度、和電壓以不 同方式變化。計(jì)算機(jī)模擬指示具有驅(qū)動(dòng)能力或4個(gè)扇出的HVT反相器具有良 好延遲，該延遲跟蹤其它HVT邏輯門的延遲。然而，該HVT反相器的延遲與 LVT反相器的延遲有較大偏差。
引線是蝕刻在IC管芯上以互連該IC管芯上的電路組件的相對(duì)較長(zhǎng)的跡 線。引線的延遲受該引線的長(zhǎng)度、寬度和高度以及用于該引線的驅(qū)動(dòng)器的扇出 影響。引線的長(zhǎng)度和寬度通常是通過設(shè)計(jì)選定的，而引線的厚度通常是根據(jù)IC 制造工藝固定的。對(duì)于特定電壓范圍，2毫米(mm)引線的延遲可相對(duì)于具 有4扇出的HVT反相器的延遲變化達(dá)2個(gè)數(shù)量級(jí)。隨著一驅(qū)動(dòng)器的扇出的增 加，該驅(qū)動(dòng)器的延遲相對(duì)于HVT反相器的延遲變化更大。隨著技術(shù)特征/晶體 管大小的縮小、IC管芯面積特征尺寸比的增大、以及更多邏輯元件被打包在 IC管芯中，引線對(duì)關(guān)鍵路徑性能的影響越來越大。這是因?yàn)殡S著集成度的提高， 使用了更多的引線來連接邏輯元件。此外，引線電阻和電容也隨著縮小的幾何 形狀而增大。因此，幾乎全由邏輯元件組成的常規(guī)延遲合成器或常規(guī)環(huán)形振蕩 器不能準(zhǔn)確地跟蹤包括引線的關(guān)鍵路徑的性能。
圖3示出了一相關(guān)聯(lián)處理核130x的AVS單元230x的實(shí)施例。AVS單元 230x可用于圖2中AVS單元230a到230d的每一個(gè)，而處理單元130x可以是 核130a到130d中的任一個(gè)。
在AVS單元230x內(nèi)，脈沖發(fā)生器310從時(shí)鐘發(fā)生器140接收時(shí)鐘。在一 未在圖3中示出的實(shí)施例中，脈沖發(fā)生器310為延遲合成器320生成第一輸入 信號(hào)(DSin)并為延遲匹配電路330生成第二輸入信號(hào)(DMin) 。 DSin和DMin 信號(hào)可各自包括一針對(duì)該時(shí)鐘中的每個(gè)上升沿的脈沖。DMin信號(hào)上的脈沖可 相對(duì)于DSin信號(hào)上的脈沖被延遲一固定量。在以下描述的另一實(shí)施例中，脈 沖發(fā)生器310生成被提供給延遲合成器320和延遲匹配電路330兩者的單個(gè)輸 入信號(hào)(Din) 。 Din信號(hào)上的脈沖傳播通過延遲合成器320并經(jīng)由控制單元340的第一輸入接收。Din信號(hào)上的脈沖還傳播通過延遲匹配電路330并經(jīng)由控制單元340的第二輸入接收。延遲合成器320對(duì)處理核130x的關(guān)鍵路徑進(jìn)行建模。延遲合成器320包括允許對(duì)該延遲合成器靈活編程的多路復(fù)用器。然而，這些多路復(fù)用器引入了相對(duì)于正在復(fù)制的關(guān)鍵路徑的總延遲可能相當(dāng)大的附加延遲。延遲匹配電路330解決延遲合成器320內(nèi)的多路復(fù)用器延遲。
控制單元340接收來自延遲合成器320和延遲匹配電路330的脈沖并基于接收到的脈沖來測(cè)量延遲合成器320內(nèi)所復(fù)制的關(guān)鍵路徑的"純"延遲。控制單元340基于測(cè)得的關(guān)鍵路徑延遲以及可能來自溫度傳感器370的溫度測(cè)量值生成電壓控制(Vctrl)。功率管理單元180內(nèi)的電壓調(diào)整器380接收到來自控制單元340的電壓控制，基于該電壓控制調(diào)節(jié)經(jīng)調(diào)整的電源電壓(Vdd)，并將經(jīng)調(diào)整的電源電壓提供給處理核130x、延遲合成器320、和延遲匹配電路330。
IC工藝監(jiān)視器單元350確定ASIC 120的邏輯和引線延遲并將該信息提供給AVS表征單元360。單元360還接收處理核130x的目標(biāo)時(shí)鐘頻率，并提供為延遲合成器320內(nèi)復(fù)制的關(guān)鍵路徑選擇恰當(dāng)?shù)碾娐方M件混合的Mux Sel信號(hào)(如圖3所示)。以下具體描述AVS單元230x內(nèi)的各個(gè)塊。
如圖3所示，AVS單元230x是將電源電壓定標(biāo)以實(shí)現(xiàn)處理核130x內(nèi)關(guān)鍵路徑的所需性能的閉環(huán)系統(tǒng)的一部分。延遲合成器320可被編程以獲得與處理核130x中的實(shí)際關(guān)鍵路徑相匹配的具有電路組件混合的復(fù)制關(guān)鍵路徑。此外，延遲合成器320可被編程有不同的電路組件混合以跟蹤由于IC工藝和/或其它變化而引起的實(shí)際關(guān)鍵路徑中的變化。這使得能夠?qū)?shí)際關(guān)鍵路徑進(jìn)行緊密跟蹤并實(shí)現(xiàn)高效率。
圖4A和4B示出了圖3中AVS單元230x內(nèi)的延遲合成器320的實(shí)施例。對(duì)于該實(shí)施例，延遲合成器320包括多個(gè)延遲線，其中每個(gè)延遲線由一不同類型的電路組件組成。
在延遲合成器320內(nèi)，來自脈沖發(fā)生器310的Din信號(hào)被提供給由K個(gè)串聯(lián)的邏輯元件412a到412k (例如，K=32)組成的延遲線410的輸入。每個(gè)邏輯元件412可用以HVT器件構(gòu)成的反相器和/或邏輯門實(shí)現(xiàn)。這K個(gè)邏輯元件412a到412k的輸出被提供給多路復(fù)用器(Mux) 418的K個(gè)輸入。多路復(fù)用器418基于Muxl Sel控制選擇這K個(gè)輸入中的一個(gè)作為多路復(fù)用器輸出。
多路復(fù)用器418的輸出被提供給由L個(gè)串聯(lián)邏輯元件422a到4221(例如，L=32)組成的延遲線420的輸入。每個(gè)邏輯元件422可用以LVT器件構(gòu)成的反相器和/或邏輯門實(shí)現(xiàn)。這L個(gè)邏輯元件422a到4221的輸出被提供給多路復(fù)用器428的L個(gè)輸入。多路復(fù)用器428基于Mux2 Sd控制選擇這L個(gè)輸入中的一個(gè)作為多路復(fù)用器輸出。
多路復(fù)用器428的輸出被提供給由M個(gè)串聯(lián)動(dòng)態(tài)元件432a到432m (例如，M=32)組成的延遲線430的輸入。動(dòng)態(tài)元件432被用于對(duì)擴(kuò)散電容建模。擴(kuò)散電容是漏-阱反偏結(jié)的電容效應(yīng)的結(jié)果，這與延遲線410和420所建模的門電容不同。每個(gè)動(dòng)態(tài)元件可如下實(shí)現(xiàn)。M個(gè)動(dòng)態(tài)元件432a到432m的輸出被提供給多路復(fù)用器438的M個(gè)輸入。多路復(fù)用器438基于Mux3 Sd控制提供這M個(gè)輸入中的一個(gè)作為多路復(fù)用器輸出。
多路復(fù)用器438的輸出被提供給由N個(gè)串聯(lián)連接的位線元件442a到442n(例如，N=4)組成的延遲線440的輸入。位線元件442被用于跟蹤存儲(chǔ)器訪問延遲并可如下實(shí)現(xiàn)。N個(gè)位線元件442a到442n的輸出被提供給多路復(fù)用器448的N個(gè)輸入。多路復(fù)用器448基于Mux4 Sel控制提供這N個(gè)輸入中的一個(gè)作為多路復(fù)用器輸出(DSint)。
參照?qǐng)D4B，多路復(fù)用器448的輸出(DSint)被提供給四條延遲線450、460、 470、和480的輸入。延遲線450、 460、 470和480中的每一條由P個(gè)串聯(lián)連接的引線元件(例如，P=8)組成。每個(gè)引線元件包括驅(qū)動(dòng)器和引線。對(duì)于延遲線450，驅(qū)動(dòng)器452a到452p使用HVT元件實(shí)現(xiàn)且具有FOa個(gè)扇出(例如，F(xiàn)0a=8)。對(duì)于延遲線460，驅(qū)動(dòng)器462a到462p使用HVT元件實(shí)現(xiàn)且具有FOb個(gè)扇出(例如，F(xiàn)0b=16)。對(duì)于延遲線470，驅(qū)動(dòng)器472a到472p使用LVT元件實(shí)現(xiàn)且具有FOa個(gè)扇出。對(duì)于延遲線480，驅(qū)動(dòng)器482a到482p使用LVT元件實(shí)現(xiàn)且具有FOb個(gè)扇出。每根引線具有根據(jù)該引線的長(zhǎng)度、寬度和厚度確定的串聯(lián)電阻和寄生電容。延遲線450、 460、 470和480的引線可被設(shè)計(jì)成具有相同或不同長(zhǎng)度(例如，lmm的相同長(zhǎng)度)。
對(duì)于延遲線450，驅(qū)動(dòng)器452a到452p分別驅(qū)動(dòng)引線454a到454p，后者又耦合至多路復(fù)用器458的P個(gè)輸入。多路復(fù)用器458基于Mux5 Sd控制提供這P個(gè)輸入中的一個(gè)作為多路復(fù)用器輸出。對(duì)于延遲線460，驅(qū)動(dòng)器462a到462p分別驅(qū)動(dòng)引線464a到464p，后者又耦合至多路復(fù)用器468的P個(gè)輸入。多路復(fù)用器468基于Mux5控制提供這P個(gè)輸入中的一個(gè)作為多路復(fù)用器輸出。對(duì)于延遲線470，驅(qū)動(dòng)器472a到472p分別驅(qū)動(dòng)引線474a到474p，后者又耦合至多路復(fù)用器478的P個(gè)輸入。多路復(fù)用器478基于Mux5 Sd控制提供這P個(gè)輸入中的一個(gè)作為多路復(fù)用器輸出。對(duì)于延遲線480，驅(qū)動(dòng)器482a到482p分別驅(qū)動(dòng)引線484a到484p，后者又耦合至多路復(fù)用器488的P個(gè)輸入。多路復(fù)用器488基于Mux5 Sel控制提供這P個(gè)輸入中的一個(gè)作為多路復(fù)用器輸出。多路復(fù)用器498接收多路復(fù)用器458、468、478和488的輸出，并基于Mux6 Sd控制提供這4個(gè)多路復(fù)用器中之一的輸出作為延遲合成器輸出(DSout)。
對(duì)于圖4A和4B中所示實(shí)施例，Din信號(hào)通過每根延遲線中的至少一個(gè)元件。在另一實(shí)施例中，每根延遲線的輸入信號(hào)可被提供給對(duì)應(yīng)該延遲線的多路復(fù)用器的一個(gè)輸入。對(duì)于該實(shí)施例，Din信號(hào)可直接通過該多路復(fù)用器并旁路該延遲線中所有元件。
對(duì)于圖4A和4B中所示的延遲合成器，延遲線410仿真HVT器件的邏輯延遲，延遲線420仿真LVT器件的邏輯延遲，延遲線430仿真擴(kuò)散延遲，延遲線440仿真存儲(chǔ)器訪問延遲，延遲線450仿真在具有FOa個(gè)扇出的HVT驅(qū)動(dòng)器情形下的引線延遲，延遲線460仿真在具有FOb個(gè)扇出的HVT驅(qū)動(dòng)器情形下的引線延遲，延遲線470仿真在具有FOa個(gè)扇出的LVT驅(qū)動(dòng)器情形下的引線延遲，以及延遲線480仿真在具有FOb個(gè)扇出的LVT驅(qū)動(dòng)器情形下的弓I線延遲。
圖4A和4B中所示的延遲合成器可靈活地用電路組件的合需混合來復(fù)制關(guān)鍵路徑。每根延遲線由對(duì)應(yīng)一不同類型電路組件的多個(gè)串聯(lián)連接的組件組成。每根延遲線的多路復(fù)用器可包括對(duì)應(yīng)復(fù)制延遲路徑中該延遲線的可選數(shù)目個(gè)元件。同樣的延遲合成器結(jié)構(gòu)可分別用在核130a到130d的AVS單元230a到230d中。每個(gè)核的復(fù)制關(guān)鍵路徑可通過正確地控制該核的延遲合成器中的各個(gè)多路復(fù)用器來個(gè)別和靈活地形成。此外，復(fù)制關(guān)鍵路徑可容易地改變以匹配相關(guān)聯(lián)核中實(shí)際關(guān)鍵路徑的性能。
一般而言，延遲合成器結(jié)構(gòu)可包括任意數(shù)目的延遲線，并且每根延遲線可仿真任意類型的電路且可包括任意數(shù)目個(gè)元件。這種結(jié)構(gòu)在復(fù)制關(guān)鍵路徑時(shí)提供了極大的靈活性。在另一實(shí)施例中，延遲合成器結(jié)構(gòu)可包括多個(gè)假設(shè)關(guān)鍵路徑，其中每個(gè)假設(shè)關(guān)鍵路徑包括一不同的電路組件混合。這些假設(shè)關(guān)鍵路徑中的一條可被選為該復(fù)制關(guān)鍵路徑。
圖5A示出可用于圖4A中邏輯元件412a到412k和422a到4221中每一個(gè)的邏輯元件412x的實(shí)施例。對(duì)于該實(shí)施例，邏輯元件412x由Q個(gè)串聯(lián)的反相器512a到512q組成，其中Q^1。 Q可被選擇成使得邏輯元件412x可提供隨IC工藝、溫度、和電壓變化的合需的延遲量。每個(gè)反相器512可用HVT或LVT器件實(shí)現(xiàn)。圖4A中延遲線410的邏輯元件412a到412k可包括相同或不同數(shù)目個(gè)反相器。延遲線420的邏輯元件422a到4221也可包括相同或不同數(shù)目個(gè)反相器。每個(gè)邏輯元件還可用其它邏輯門(例如，與、與非、或、或非、異或、或一些其它邏輯門)或邏輯門的任意組合來實(shí)現(xiàn)。
圖5B示出可用于圖4A中動(dòng) 態(tài)元件432a到432m的每一個(gè)的動(dòng)態(tài)元件432x的實(shí)施例。對(duì)于該實(shí)施例，動(dòng)態(tài)元件432x由P-FET 530和538、 R個(gè)并聯(lián)耦合的N-FET 532a到532r、 N-FET 534、以及反相器536，其中1。 P-FET530將其源極耦合至電源電壓，其柵極形成動(dòng)態(tài)元件輸入，且其漏極耦合至N-FET 532a到532r的漏極。N-FET 532a的柵極被耦合至電源電壓，而N-FET532b到532r的柵極被耦合至電路接地。N-FET 534將其源極耦合至電路接地，將其柵極耦合至動(dòng)態(tài)元件輸入，并將其漏極耦合至N-FET 532a到532r的源極。P-FET 538將其源極耦合至電源電壓，將其柵極耦合至反相器536的輸出，并將其漏極耦合至N-FET 532a到532r的漏極。P-FET 538提供反饋以恢復(fù)在N-FET 532a到532r全部截止時(shí)它們中的電荷漏泄。
Din信號(hào)傳播通過延遲線430中的動(dòng)態(tài)元件432a到432m。當(dāng)動(dòng)態(tài)元件432x的輸入處的Din信號(hào)位于邏輯低時(shí)，P-FET 530導(dǎo)通并將節(jié)點(diǎn)A預(yù)充電至邏輯高，N-FET 534截止，并且反相器536的輸出位于邏輯低。當(dāng)Din信號(hào)上出現(xiàn)脈沖時(shí)，P-FET 530截止，N-FET 534導(dǎo)通并且經(jīng)由N-FET 532a將節(jié)點(diǎn)A下拉至邏輯低，且反相器536的輸出轉(zhuǎn)換至邏輯高。N-FET 532a被評(píng)估，而N-FET532b到532r不被評(píng)估。通過動(dòng)態(tài)元件432x的延遲根據(jù)N-FET 532a到532r的擴(kuò)散電容判定。圖5C示出了可用于圖4A中位線元件442a到442n中每一個(gè)的位線元件442x的實(shí)施例。對(duì)于該實(shí)施例，位線元件442x包括預(yù)充電電路540、等效管542、 S個(gè)存儲(chǔ)器元件544a到544s (其中S^1)，以及讀出放大器546。 一旦在位線元件輸入處接收到Din信號(hào)上的脈沖，則預(yù)充電電路540就將位線(BL)和互補(bǔ)位線(BLb)預(yù)先充電至邏輯高，并且等效管542生成用于讀出放大器546的使能信號(hào)。Din脈沖還在出于簡(jiǎn)單起見而未在圖5C中示出的較小延遲之后選擇存儲(chǔ)器元件544a。存儲(chǔ)器元件544a存儲(chǔ)邏輯高('T )，并且在被使能時(shí)將BLb下拉至邏輯低。讀出放大器546讀出BL與BLb線之間的電壓差，并在由BLb線的放電速率決定的較短延遲之后將邏輯高提供給多路復(fù)用器448的一個(gè)輸入以及提供給下一位線元件(若有的話)的輸入。位線元件442x能夠跟蹤例如SRAM、高速緩存、及其它存儲(chǔ)器的存儲(chǔ)器訪問延遲。
圖6示出了由圖4A和4B中所示延遲合成器320的每條延遲線中的最小數(shù)目個(gè)元件組成的復(fù)制關(guān)鍵路徑。對(duì)于該復(fù)制關(guān)鍵路徑，Din信號(hào)穿過6個(gè)多路復(fù)用器418、 428、 438、 448、 458和498。每個(gè)多路復(fù)用器通常包括引入附加延遲的多級(jí)邏輯門。因此，對(duì)于該復(fù)制關(guān)鍵路徑，Din信號(hào)所觀察到的總延遲由以下構(gòu)成(1)用于仿真實(shí)際關(guān)鍵路徑的元件引入的延遲和(2)用于形成復(fù)制關(guān)鍵路徑的多路復(fù)用器引入的延遲。多路復(fù)用器延遲隨著多路復(fù)用器的數(shù)目以及每個(gè)多路復(fù)用器的輸入的數(shù)目而增大。多路復(fù)用器延遲可表示該復(fù)制關(guān)鍵路徑的總延遲的相當(dāng)大的部分，特別是在諸如1 GHz及以上的高速時(shí)尤其如此。
多路復(fù)用器延遲可用各種方式來處理。在一實(shí)施例中，多路復(fù)用器延遲被
視為邏輯延遲的一部分。來自其它電路類型的延遲(例如，引線、擴(kuò)散等)應(yīng)
該充分長(zhǎng)以獲得所需要的延遲混合(例如，20%的邏輯延遲和80%的引線延遲)。
對(duì)于該實(shí)施例，多路復(fù)用器可用與相關(guān)聯(lián)核內(nèi)的主要元件相同的器件類型來實(shí)
現(xiàn)。例如，如果相關(guān)聯(lián)的核主要是用LVT器件實(shí)現(xiàn)的，則多路復(fù)用器也可用
LVT器件來實(shí)現(xiàn)。根據(jù)需要也可延長(zhǎng)其它電路類型的延遲以獲得合需的延遲混合。
在另一實(shí)施例中，延遲匹配電路330被用于估計(jì)多路復(fù)用器延遲。隨后估計(jì)出的多路復(fù)用器延遲可被從延遲合成器320的總延遲中減去以獲得該延遲合成器內(nèi)復(fù)制關(guān)鍵路徑的"純"延遲。
圖7示出了圖3中AVS單元230x內(nèi)的延遲匹配電路330的實(shí)施例。對(duì)于 該實(shí)施例，延遲匹配電路330包括與延遲合成器320相同數(shù)目的延遲線和相同 數(shù)目的多路復(fù)用器。
在延遲匹配電路330內(nèi)，來自脈沖發(fā)生器310的Din信號(hào)被提供給由兩個(gè)
串聯(lián)邏輯元件712a和712b組成的延遲線的輸入。邏輯元件712b仿真邏輯元
件712a的負(fù)載并且可被包括在如圖7中所示的延遲匹配電路330中或者可被
省略。邏輯元件712a的輸出被提供給部分多路復(fù)用器718的輸入，該部分多
路復(fù)用器718對(duì)多路復(fù)用器418的一個(gè)輸入與輸出之間的信號(hào)路徑建模。多路 復(fù)用器718包括K'個(gè)串聯(lián)連接的與非門716a到716k，，其中K' 2.1og2(K)i K
為多路復(fù)用器418的輸入的數(shù)目。
多路復(fù)用器718的輸出被提供給由兩個(gè)串聯(lián)連接的邏輯元件722a和722b 組成的延遲線的輸入。部分多路復(fù)用器728接收邏輯元件722a的輸出并將其 輸出提供給由兩個(gè)串聯(lián)連接的動(dòng)態(tài)元件732a和732b組成的延遲線的輸入。部 分多路復(fù)用器738接收動(dòng)態(tài)元件732a的輸出并將其輸出提供給由兩個(gè)串聯(lián)連 接的位線元件742a和742b組成的延遲線的輸入。部分多路復(fù)用器748接收位 線元件742a的輸出并將其輸出提供給4根引線延遲線的輸入。第一引線延遲 線包括由驅(qū)動(dòng)器752a和引線754a組成的全引線元件與由驅(qū)動(dòng)器752b組成的 部分引線元件。第二引線延遲線包括由驅(qū)動(dòng)器762a和引線764a組成的全引線 元件與由驅(qū)動(dòng)器762b組成的部分引線元件。第三引線延遲線包括由驅(qū)動(dòng)器 772a和引線774a組成的全引線元件與由驅(qū)動(dòng)器772b組成的部分引線元件。第 四引線延遲線包括由驅(qū)動(dòng)器782a和引線784a組成的全引線元件與由驅(qū)動(dòng)器 782b組成的部分引線元件。引線754a、 764a、 774a和784a的另一端分別耦合 至部分多路復(fù)用器758、 768、 778和788的輸入，后者將其輸出提供給多路復(fù) 用器798的輸入。多路復(fù)用器798還接收Mux6 Sel控制并提供多路復(fù)用器758、 768、 778和788中一個(gè)的輸出作為延遲匹配電路輸出(DMout)。
邏輯元件712a、 712b、 722a和722b可分別以與圖4A中延遲合成器320 內(nèi)的邏輯元件412a、 412b、 422a和422b相同的方式實(shí)現(xiàn)。動(dòng)態(tài)元件732a和 732b可分別以與動(dòng)態(tài)元件432a和432b相同的方式實(shí)現(xiàn)。位線元件742a和742b可分別以與位線元件442a和442b相同的方式實(shí)現(xiàn)。驅(qū)動(dòng)器752a、 762a、 772a 和782a可分別以與驅(qū)動(dòng)器452a、 462a、 472a和482a相同的方式實(shí)現(xiàn)，以及引 線754a、 764a、 774a和784a可分別以與引線454a、 7464a、 474a和484a相同 的方式實(shí)現(xiàn)。部分多路復(fù)用器718、 728、 738、 748、 758、 768、 778和.788分 別對(duì)多路復(fù)用器418、 428、 438、 448、 458、 468、 478和488的一個(gè)輸入與輸 出之間的信號(hào)路徑建模。多路復(fù)用器798可以與多路復(fù)用器498相同的方式實(shí) 現(xiàn)。
延遲匹配網(wǎng)絡(luò)330可用于吸收延遲合成器320內(nèi)多路復(fù)用器的延遲。這允 許AVS單元230x準(zhǔn)確地在高頻上建模關(guān)鍵路徑。
圖8示出了圖3中AVS單元230x內(nèi)的控制單元340的實(shí)施例。對(duì)于該實(shí) 施例，來自延遲合成器320的DSout信號(hào)被提供給D觸發(fā)器814a的數(shù)據(jù)(D) 輸入和延遲元件812a的輸入。延遲元件812a的輸出耦合至D觸發(fā)器814b的 數(shù)據(jù)輸入和延遲元件812b的輸入。延遲元件812b的輸出耦合至D觸發(fā)器814c 的數(shù)據(jù)輸入。來自延遲匹配電路330的DMout信號(hào)被提供給D觸發(fā)器814a、 814b和814c的時(shí)鐘輸入。每個(gè)D觸發(fā)器814基于DMout信號(hào)鎖存其數(shù)據(jù)輸 入并將其輸出(Q)提供給編碼器816。編碼器816基于觸發(fā)器814a、 814b和 814c的輸出以及可能地來自溫度傳感器370的溫度測(cè)量值生成用于功率管理 單元180的電壓控制Vctrl。
延遲元件812a和812b的每一個(gè)可被設(shè)計(jì)成提供預(yù)定量的延遲，例如最高 時(shí)鐘頻率上時(shí)鐘周期的5%。每個(gè)觸發(fā)器814在其數(shù)據(jù)輸入上的脈沖早于其時(shí) 鐘輸入上的脈沖到達(dá)的情況下提供邏輯高，否則提供邏輯低。觸發(fā)器814a在 DSout信號(hào)上的脈沖先于DMout信號(hào)上的脈沖到達(dá)的情況下提供邏輯高。觸發(fā) 器814b在來自延遲元件812a的經(jīng)延遲的脈沖早于DMout信號(hào)上的脈沖到達(dá) 的情況下提供邏輯高。觸發(fā)器814c在來自延遲元件812b的經(jīng)延遲的脈沖早于 DMout信號(hào)上的脈沖到達(dá)的情況下提供邏輯高。如果電源電壓太低，則復(fù)制關(guān) 鍵路徑的總延遲較長(zhǎng)且所有三個(gè)觸發(fā)器都可提供邏輯低。編碼器816隨后生成 使得電源電壓增大的電壓控制。相反，如果電源電壓太高，則復(fù)制關(guān)鍵路徑的 總延遲小于目標(biāo)頻率且所有三個(gè)觸發(fā)器都可提供邏輯高。編碼器816隨后生成 使得電源電壓減小的電壓控制?？刂茊卧?40基于測(cè)得的關(guān)鍵路徑延遲生成調(diào)節(jié)電源電壓的電壓控制。關(guān)
鍵路徑延遲可用如圖8所示的三個(gè)觸發(fā)器或三個(gè)以上觸發(fā)器來測(cè)量，以實(shí)現(xiàn)更
大的延遲分辨率。電壓控制可以是指示是維持當(dāng)前電源電壓還是將電源電壓增
大或減小預(yù)定量的2比特控制。電壓控制還可以是指示增大或減小的電壓量的 多比特控制。控制單元340還可在溫度測(cè)量值超出標(biāo)稱溫度范圍之外的情況下 忽視觸發(fā)器814a、 814b和814c的輸出并提供預(yù)定電壓控制?？刂茊卧?40還
可以其它方式使用溫度測(cè)量值來生成電壓控制。
由于IC管芯上有源和無源器件的不同組成，溫度可跨IC管芯變化?？鏘C 管芯的溫度梯度可通過在整個(gè)IC管芯上設(shè)放多個(gè)延遲合成器來解決。例如， 可在處理核的不同角落設(shè)放多個(gè)(例如，4個(gè))延遲合成器。該處理核的AVS 單元可接收來自所有延遲合成器的輸出并可基于最慢的延遲合成器來調(diào)節(jié)電 源電壓。
不同電路組件(例如，邏輯和引線)的延遲通常取決于IC工藝變化。例 如，較快的IC工藝拐點(diǎn)(process corner)得到較快的邏輯以及因此而較小的 邏輯延遲，而較慢的IC工藝拐點(diǎn)得到較慢的邏輯以及因此而較大的邏輯延遲。 引線的寄生電阻和電容也可由于IC工藝變化而變化，這將導(dǎo)致不同的引線延 遲。ASIC 120的邏輯元件和引線的延遲可以被表征并用于電壓定標(biāo)。
圖9示出了圖3中AVS單元230x內(nèi)IC工藝監(jiān)視器單元350的實(shí)施例。 對(duì)于該實(shí)施例，用T個(gè)延遲單元912a到912t和與非門940構(gòu)成了環(huán)形振蕩器 910，其中T2 1。在每個(gè)延遲單元912內(nèi)，解多路復(fù)用器(Demux) 920將其 輸入耦合至與非門940或者前一延遲單元的輸出，并將其兩個(gè)輸出耦合至緩沖 器922和932的輸入。緩沖器922驅(qū)動(dòng)引線924，后者又耦合至緩沖器926的 輸入。緩沖器932驅(qū)動(dòng)緩沖器936。多路復(fù)用器938在其兩個(gè)輸入處接收緩沖 器926和936的輸出并將這兩個(gè)輸入中的一個(gè)提供為延遲單元輸出。對(duì)于每個(gè) 延遲單元912，緩沖器922和926以及引線924構(gòu)成由邏輯和引線組成的第一 信號(hào)路徑，而緩沖器932和936構(gòu)成僅由邏輯組成的第二信號(hào)路徑。第二信號(hào) 路徑中的緩沖器932和936可以與第一信號(hào)路徑中的緩沖器922和926相同的 方式實(shí)現(xiàn)，以使得引線924成為這兩條信號(hào)路徑之間的唯一差異。第一或第二 信號(hào)路徑中的任意一條可通過向解多路復(fù)用器920和多路復(fù)用器938提供恰當(dāng)?shù)腗ux/Demux控制來選擇。
與非門940在一個(gè)輸入上接收最后一個(gè)延遲單元912t的輸出并在另一輸 入上接收來自控制單元950的使能(Enb)信號(hào)。與非門940的輸出被提供給 第一個(gè)延遲單元912a的輸入。環(huán)形振蕩器910在使能信號(hào)位于邏輯高時(shí)工作 并提供具有由以下各項(xiàng)決定的頻率的振蕩器信號(hào)(l)延遲單元912a到912t內(nèi)所 選定的信號(hào)路徑和(2)該選定信號(hào)路徑中電路組件的、取決于IC工藝的特性。 計(jì)數(shù)器960接收振蕩器信號(hào)并基于來自控制單元950的第一控制計(jì)數(shù)振蕩器循 環(huán)的次數(shù)。寄存器970基于來自控制單元950的第二控制鎖存計(jì)數(shù)器960的輸 出并提供頻率計(jì)數(shù)?？刂茊卧?50接收時(shí)鐘并生成對(duì)延遲單元912a到912t、 與非門940、計(jì)數(shù)器960和寄存器970的控制?？刂茊卧?50還接收來自寄存 器970的頻率計(jì)數(shù)并為AVS表征單元360提供邏輯速度輸出和引線速度輸出。
邏輯速度和弓I線速度可如下確定。通過將Mux/Demux控制設(shè)為邏輯高， 環(huán)形振蕩器910首先被配置成以所有延遲單元912a到912t中的第二信號(hào)路徑 工作。計(jì)數(shù)器960隨后通過計(jì)數(shù)在第一時(shí)間窗中振蕩器循環(huán)的次數(shù)來采樣環(huán)形 振蕩器910的頻率。寄存器970鎖存在第一時(shí)間窗結(jié)束時(shí)的計(jì)數(shù)器輸出并提供 指示邏輯速度的第一頻率計(jì)數(shù)。通過將Mux/Demux控制設(shè)為邏輯低，環(huán)形振 蕩器910接著被配置成以所有延遲單元912a到912t中的第一信號(hào)路徑工作。 計(jì)數(shù)器960在與第一時(shí)間窗相同持續(xù)時(shí)長(zhǎng)的第二時(shí)間窗中采樣環(huán)形振蕩器910 的頻率。寄存器970鎖存第二時(shí)間窗結(jié)束時(shí)的計(jì)數(shù)器輸出并提供指示邏輯和引 線速度的第二頻率計(jì)數(shù)。第一和第二頻率計(jì)數(shù)之間的差異指示引線速度。
控制單元940提供的邏輯速度和引線速度取決于IC工藝。在一實(shí)施例中， IC工藝監(jiān)視器單元350工作一次(例如，在無線設(shè)備100的校準(zhǔn)期間)以獲得 預(yù)定電源電壓上的邏輯速度和引線速度。在其它實(shí)施例中，IC工藝監(jiān)視器單元 350可根據(jù)需要以及可能地對(duì)應(yīng)不同的電源電壓和/或溫度來工作以獲得對(duì)應(yīng) 不同工作條件的邏輯速度和引線速度。如下所述，邏輯速度和引線速度被用來 形成復(fù)制關(guān)鍵路徑。
圖10A示出了圖3中AVS單元230x內(nèi)的AVS表征單元360的實(shí)施例。 對(duì)于該實(shí)施例，查找表(LUT) 1010存儲(chǔ)對(duì)應(yīng)不同邏輯表征的一組標(biāo)稱邏輯速 度值，而查找表1020存儲(chǔ)對(duì)應(yīng)不同引線表征的一組標(biāo)稱引線速度值。 一般而言，可分別存儲(chǔ)對(duì)應(yīng)任意數(shù)目的邏輯和引線表征——其通常取決于IC工藝變 化(例如，快、標(biāo)稱、慢等)——的標(biāo)稱邏輯速度和標(biāo)稱引線速度。存儲(chǔ)在査
找表1010和1020中的值可由計(jì)算機(jī)模擬、實(shí)驗(yàn)測(cè)量等來確定。通過單獨(dú)表征 邏輯速度和引線速度，可僅使用兩個(gè)査找表1010和1020來存儲(chǔ)對(duì)應(yīng)不同表征 的標(biāo)稱邏輯速度和標(biāo)稱引線速度。
比較單元1012接收來自IC工藝監(jiān)視單元350的測(cè)得的邏輯速度并將該測(cè) 得的邏輯速度與存儲(chǔ)在查找表1010中的值相比較以確定處理核130x的邏輯表 征。類似地，比較單元1022接收來自IC工藝監(jiān)視單元350的測(cè)得的引線速度， 并將該測(cè)得的引線速度與存儲(chǔ)在查找表1020中的值相比較以確定處理核130x 的引線表征。例如，査找表IOIO可存儲(chǔ)對(duì)應(yīng)快、標(biāo)稱、和慢這三個(gè)邏輯表征 的x和少值，其中x〉》比較單元1012可將測(cè)得的邏輯速度s與存儲(chǔ)的值相 比較，并可指示在^2x的情況下為快工藝、在;os^;;的情況下為標(biāo)稱工藝，
而在^<^的情況下為慢工藝。
存儲(chǔ)器1030存儲(chǔ)Mux控制査找表1040aa到1040yx的矩陣。該矩陣的每 一行對(duì)應(yīng)存儲(chǔ)在査找表1010中的不同邏輯表征。矩陣的每一列對(duì)應(yīng)存儲(chǔ)在査 找表1020中的不同引線表征。每個(gè)Mux控制査找表1040存儲(chǔ)圖4A和4B中 延遲合成器320內(nèi)的多路復(fù)用器418、 428、 438、 448、 458、 468、 478、 488 和498的Mux Sel控制的值。這些Mux Sel控制定義對(duì)于適用于處理核130x 的表征應(yīng)近似實(shí)際關(guān)鍵路徑的復(fù)制關(guān)鍵路徑。存儲(chǔ)在每個(gè)Mux控制査找表1040 中的值可由計(jì)算機(jī)模擬、實(shí)驗(yàn)測(cè)量等來確定。在比較單元1012所指示的行上 和在比較單元1022所指示的列上的該Mux控制查找表被選中使用。
圖IOB示出了存儲(chǔ)器1030內(nèi)一個(gè)Mux控制查找表1040ij的實(shí)施例。査找 表1040ij存儲(chǔ)延遲合成器320內(nèi)多路復(fù)用器418、 428、 438、 448、 458、 468、 478、 488和498的對(duì)應(yīng)V個(gè)不同時(shí)鐘頻率的V組MuxSel控制值。對(duì)應(yīng)于處 理核130x的目標(biāo)頻率的那一組Mux Sel控制值被從査找表1040ij中取出并提 供給延遲合成器320內(nèi)的多路復(fù)用器。
圖11示出了處理核內(nèi)兩條示例性信號(hào)路徑的性能的曲線圖。每條信號(hào)路 徑的延遲是相對(duì)于電源電壓繪制的。對(duì)于圖11中所示的實(shí)施例，在Vx伏以下， 信號(hào)路徑1具有較長(zhǎng)的延遲并且是關(guān)鍵路徑，而在Vx伏以上，信號(hào)路徑2具有較長(zhǎng)的延遲并且是關(guān)鍵路徑。如圖11所示，在不同條件下不同信號(hào)路徑可 變成關(guān)鍵路徑。這是因?yàn)槊織l信號(hào)路徑可能由隨電壓、溫度、和IC工藝變化 可能以不同方式變化的不同電路組件混合組成。關(guān)鍵路徑的延遲決定了該路徑 的最高時(shí)鐘頻率并因此與頻率逆相關(guān)。對(duì)于一給定目標(biāo)頻率，可復(fù)制對(duì)應(yīng)該頻
率的關(guān)鍵路徑，而AVS單元230調(diào)節(jié)電源電壓以使得對(duì)于該目標(biāo)頻率可達(dá)到 所需的性能。例如，如果目標(biāo)頻率是頻率2，則可選擇信號(hào)路徑2，而AVS單 元將電源電壓調(diào)節(jié)至Vz伏。
圖12是用于為處理核執(zhí)行自適應(yīng)電壓定標(biāo)的過程1200的實(shí)施例。表征該 處理核的邏輯速度和引線速度(框1210)。該表征可例如在無線設(shè)備的校準(zhǔn)期 間并如以上關(guān)于圖9所述地執(zhí)行一次。確定該處理核的目標(biāo)時(shí)鐘頻率(框 1212)。目標(biāo)時(shí)鐘頻率可基于例如對(duì)該處理核的計(jì)算要求而動(dòng)態(tài)變化。例如如 以上關(guān)于圖IOA和IOB所述地基于所表征的邏輯速度和引線速度以及目標(biāo)時(shí) 鐘頻率來構(gòu)成復(fù)制關(guān)鍵路徑(框1214)。復(fù)制關(guān)鍵路徑可包括諸如HVT邏輯、 LVT邏輯、動(dòng)態(tài)元件、位線元件、引線、具有不同閾值電壓和/或扇出的驅(qū)動(dòng) 器等不同類型的電路組件。隨后調(diào)節(jié)處理核和復(fù)制關(guān)鍵路徑的電源電壓以使得 兩者都達(dá)到所需性能(框1216)。過程1200隨后可返回框1212以定期地確定 目標(biāo)時(shí)鐘頻率。
在此所述的復(fù)制關(guān)鍵路徑使用了電路組件的混合來仿真實(shí)際關(guān)鍵路徑。該 復(fù)制關(guān)鍵路徑一般比用全部由邏輯門或主要由邏輯門組成的環(huán)形振蕩器或延 遲線實(shí)現(xiàn)的常規(guī)復(fù)制關(guān)鍵路徑更準(zhǔn)確。此外，在此所述的復(fù)制關(guān)鍵路徑可通過 編程多路復(fù)用器來容易地改變從而靈活地對(duì)不同條件下的不同關(guān)鍵路徑進(jìn)行 建模。
在此所述的自適應(yīng)電壓定標(biāo)技術(shù)具有以下合需特性 延遲線的無縫編程以跟蹤變化的關(guān)鍵路徑(圖4A和4B)。
使用IC工藝監(jiān)視器350的芯片上邏輯和引線裝箱以使能高效跟蹤(圖 9)。
通過在不同點(diǎn)設(shè)放多個(gè)AVS單元進(jìn)行溫度梯度跟蹤。
多閾值邏輯延遲線(圖4A)。
引線延遲線的多閾值、多扇出驅(qū)動(dòng)器(圖4B)。 使用動(dòng)態(tài)元件進(jìn)行擴(kuò)散支配路徑跟蹤(圖4A和5B)。 M吏用位線元件進(jìn)行存儲(chǔ)器訪問延遲跟蹤(圖4A和5C)。
將多路復(fù)用器延遲考慮為總邏輯延遲的一部分并延長(zhǎng)其它類型的延遲 (例如，引線和擴(kuò)散的)以適應(yīng)多路復(fù)用器延遲。
用于吸收多路復(fù)用器延遲的延遲匹配電路以使能高速操作。 在此所述的自適應(yīng)電壓定標(biāo)可以由各種手段實(shí)現(xiàn)。例如，這些技術(shù)可用硬 件、固件、軟件、或其組合實(shí)現(xiàn)。對(duì)于硬件實(shí)現(xiàn)，自適應(yīng)電壓定標(biāo)可在ASIC、 DSP、處理器、控制器、微控制器、微處理器、電子器件、被設(shè)計(jì)成執(zhí)行在此 所述功能的其它電子單元、或其組合內(nèi)實(shí)現(xiàn)。
該自適應(yīng)電壓定標(biāo)的特定部分可用執(zhí)行在此所述功能的軟件模塊(例如， 程序、函數(shù)等)來實(shí)現(xiàn)。軟件代碼可存儲(chǔ)在存儲(chǔ)器(例如，圖1中的存儲(chǔ)器150、 190或192)并可由處理器(例如，處理器核130c或130d)執(zhí)行。存儲(chǔ)器可在 處理器內(nèi)部或存儲(chǔ)器外部實(shí)現(xiàn)。
提供所公開的實(shí)施例的先前描述旨在使本領(lǐng)域的任何技術(shù)人員皆能夠制 作或使用本發(fā)明。對(duì)于本領(lǐng)域的技術(shù)人員對(duì)這些實(shí)施例的各種修改將是顯而易 見的，并且在此所定義的一般性原理可適用于其它實(shí)施例而不會(huì)背離本發(fā)明的 精神實(shí)質(zhì)或范圍。因此，本發(fā)明無意被限于這里所示的實(shí)施例，而應(yīng)根據(jù)與在 此所公開的原理和新穎特征相一致的最寬范圍來授權(quán)。
權(quán)利要求
1.一種集成電路，包括延遲合成器，被配置成仿真處理核中的信號(hào)路徑并且包括具有至少兩個(gè)閾值電壓的晶體管器件；以及控制單元，其被耦合至所述延遲合成器并被配置成基于所述延遲合成器的輸出提供控制。
2. 如權(quán)利要求1所述的集成電路，其特征在于，所述控制單元被配置成 提供所述控制以調(diào)節(jié)所述處理核的電源電壓。
3. 如權(quán)利要求1所述的集成電路，其特征在于，所述延遲合成器包括對(duì) 應(yīng)所述至少兩個(gè)閾值電壓的每一個(gè)的可選數(shù)目的晶體管器件。
4. 如權(quán)利要求1所述的集成電路，其特征在于，所述至少兩個(gè)閾值電壓 包括高閾值電壓(HVT)和低閾值電壓(LVT)。
5. 如權(quán)利要求4所述的集成電路，其特征在于，所述延遲合成器包括可 選數(shù)目的HVT晶體管器件和可選數(shù)目的LVT晶體管器件。
6. 如權(quán)利要求1所述的集成電路，其特征在于，所述延遲合成器包括由 所述具有至少兩個(gè)閾值電壓的晶體管器件構(gòu)成的邏輯元件。
7. 如權(quán)利要求1所述的集成電路，其特征在于，所述延遲合成器包括由 所述具有至少兩個(gè)閾值電壓的晶體管器件構(gòu)成的驅(qū)動(dòng)器。
8. —種集成電路，包括延遲合成器，被配置成仿真處理核中的信號(hào)路徑并包括至少一個(gè)邏輯元 件、至少一根引線、以及從具有不同電特性的至少兩個(gè)驅(qū)動(dòng)器當(dāng)中選出的至少 一個(gè)驅(qū)動(dòng)器；以及控制單元，其耦合至所述延遲合成器并被配置成基于所述延遲合成器的輸 出提供控制。
9. 如權(quán)利要求8所述的集成電路，其特征在于，所述至少兩個(gè)驅(qū)動(dòng)器具 有不同閾值電壓。
10. 如權(quán)利要求8所述的集成電路，其特征在于，所述至少兩個(gè)驅(qū)動(dòng)器具 有不同扇出。
11. 如權(quán)利要求8所述的集成電路，其特征在于，所述延遲合成器包括可選數(shù)目的邏輯元件和可選數(shù)目的引線。
12. 如權(quán)利要求8所述的集成電路，其特征在于，所述至少一個(gè)邏輯元件 是從具有不同閾值電壓的至少兩個(gè)邏輯元件當(dāng)中選出的。
13. 如權(quán)利要求8所述的集成電路，其特征在于，所述控制單元被配置成 提供所述控制以調(diào)節(jié)所述處理核的電源電壓。
14. 一種集成電路，包括延遲合成器，被配置成仿真處理核中的信號(hào)路徑并包括用以對(duì)所述處理核中的擴(kuò)散電容建模的至少一個(gè)動(dòng)態(tài)元件；以及控制單元，其耦合至所述延遲合成器并被配置成基于所述延遲合成器的輸出提供控制。
15. 如權(quán)利要求14所述的集成電路，其特征在于，所述延遲合成器包括 可選數(shù)目的動(dòng)態(tài)元件。
16. 如權(quán)利要求14所述的集成電路，其特征在于，每個(gè)動(dòng)態(tài)元件包括對(duì) 所述擴(kuò)散電容建模的至少一個(gè)晶體管和配置成對(duì)所述至少一個(gè)晶體管充放電 的第一和第二晶體管。
17. —種集成電路，包括延遲合成器，被配置成仿真處理核中的信號(hào)路徑并包括用以對(duì)存儲(chǔ)器訪問延遲建模的至少一個(gè)位線元件；以及控制單元，其耦合至所述延遲合成器并被配置成基于所述延遲合成器的輸出提供控制。
18. 如權(quán)利要求17所述的集成電路，其特征在于，所述延遲合成器包括 可選數(shù)目的位線元件。
19. 如權(quán)利要求17所述的集成電路，其特征在于，每個(gè)位線元件包括至 少一個(gè)存儲(chǔ)器元件和耦合至所述至少一個(gè)存儲(chǔ)器元件的讀出放大器。
20. —種集成電路，包括延遲合成器，被配置成仿真處理核中的信號(hào)路徑并包括用于對(duì)所述延遲合 成器編程的至少一個(gè)多路復(fù)用器；延遲匹配電路，被配置成估計(jì)所述延遲合成器中所述至少一個(gè)多路復(fù)用器的延遲；以及控制單元，其耦合至所述延遲合成器和所述延遲匹配電路并被配置成基于所述延遲合成器和所述延遲匹配電路的輸出提供控制。
21. 如權(quán)利要求20所述的集成電路，其特征在于，所述控制單元被配置 成提供所述控制以調(diào)節(jié)所述處理核的電源電壓。
22. 如權(quán)利要求20所述的集成電路，其特征在于，所述延遲合成器包括 至少一根延遲線，其中每根延遲線包括至少一個(gè)元件并被耦合至可用于選擇所 述延遲線中可配置數(shù)目元件的多路復(fù)用器。
23. 如權(quán)利要求22所述的集成電路，其特征在于，每根延遲線的所述多 路復(fù)用器可用于選擇所述延遲線中的至少一個(gè)元件。
24. 如權(quán)利要求20所述的集成電路，其特征在于，所述延遲匹配電路包括所述延遲合成器中所述至少一個(gè)多路復(fù)用器的至少一個(gè)部分多路復(fù)用器；并 且其中每個(gè)部分多路復(fù)用器包括相關(guān)聯(lián)多路復(fù)用器的一個(gè)輸入與輸出之間的信號(hào)路徑。
25. —種集成電路，包括相關(guān)于處理核設(shè)放在不同位置的至少兩個(gè)延遲合成器，其中每個(gè)延遲合成器被配置成仿真所述處理核中的關(guān)鍵信號(hào)路徑；以及控制單元，其耦合至所述至少兩個(gè)延遲合成器并被配置成接收所述至少兩個(gè)延遲合成器的輸出并提供控制以調(diào)節(jié)所述處理核的電源電壓。
26. 如權(quán)利要求25所述的集成電路，其特征在于，所述至少兩個(gè)延遲合 成器被設(shè)放在所述處理核的不同拐角上。
27. —種集成電路，包括.-振蕩器，被配置成基于邏輯或邏輯和引線兩者生成振蕩器信號(hào)；以及 控制單元，被配置成基于所述振蕩器信號(hào)提供第一和第二輸出，其中所述 第一輸出指示邏輯速度而所述第二輸出指示引線速度或邏輯和引線速度兩者。
28. 如權(quán)利要求27所述的集成電路，其特征在于，所述振蕩器包括至少 一個(gè)延遲單元，每個(gè)延遲單元包括由邏輯組成的第一信號(hào)路徑和由邏輯與引線 兩者組成的第二信號(hào)。
29. 如權(quán)利要求27所述的集成電路，其特征在于，所述控制單元被配置成獲得對(duì)應(yīng)邏輯的第一頻率計(jì)數(shù)、獲得對(duì)應(yīng)邏輯與引線兩者的第二頻率計(jì)數(shù)、 并基于所述第一和第二頻率計(jì)數(shù)生成所述第一和第二輸出。
30. —種裝置，包括表征單元，被配置成探知處理核中的關(guān)鍵信號(hào)路徑；以及 延遲合成器，其耦合至所述表征單元并被配置成仿真由所述表征單元探知的所述關(guān)鍵信號(hào)路徑，所述延遲合成器包括具有不同閾值電壓的邏輯、引線、具有不同扇出的驅(qū)動(dòng)器、或其組合。
31. 如權(quán)利要求30所述的裝置，其特征在于，還包括 監(jiān)視器單元，被配置成確定所述處理核的邏輯速度和引線速度。
32. 如權(quán)利要求30所述的裝置，其特征在于，所述表征單元被配置成接收所述處理核的目標(biāo)時(shí)鐘頻率并基于所述目標(biāo)時(shí)鐘頻率來探知所述關(guān)鍵信號(hào) 路徑。
33. 如權(quán)利要求32所述的裝置，其特征在于，所述目標(biāo)時(shí)鐘頻率是基于 所述處理核的性能要求而動(dòng)態(tài)選擇的。
34. 如權(quán)利要求30所述的裝置，其特征在于，所述表征單元被配置成接 收所述處理核的邏輯速度和引線速度并基于所述邏輯速度和引線速度來探知 所述關(guān)鍵信號(hào)路徑。
35. 如權(quán)利要求34所述的裝置，其特征在于，所述表征單元包括對(duì)應(yīng)邏 輯速度與引線速度的多種組合的多個(gè)査找表，其中每個(gè)查找表指示對(duì)應(yīng)邏輯速 度與引線速度的不同組合的所述關(guān)鍵信號(hào)路徑。
36. 如權(quán)利要求35所述的裝置，其特征在于，每個(gè)查找表包括對(duì)應(yīng)多個(gè) 時(shí)鐘頻率的多個(gè)信號(hào)路徑，并且其中所述表征單元被配置成將與所述表征單元 接收到的所述邏輯速度和所述引線速度相關(guān)聯(lián)的査找表調(diào)用中對(duì)應(yīng)目標(biāo)時(shí)鐘 頻率的信號(hào)路徑提供作為所述關(guān)鍵信號(hào)路徑。
37. 如權(quán)利要求30所述的裝置，其特征在于，還包括 控制單元，其耦合至所述延遲合成器并被配置成接收來自所述延遲合成器的輸出并提供控制以調(diào)節(jié)所述處理核的電源電壓。
38. —種方法，包括使用具有不同閾值電壓的邏輯、弓l線、具有不同扇出的驅(qū)動(dòng)器、或其組合來復(fù)制處理核的關(guān)鍵信號(hào)路徑；并且基于所述復(fù)制關(guān)鍵信號(hào)路徑的延遲來調(diào)節(jié)所述處理核的電源電壓。
39. 如權(quán)利要求38所述的方法，其特征在于，還包括 確定所述處理核的目標(biāo)時(shí)鐘頻率，并且其中所述復(fù)制關(guān)鍵信號(hào)路徑是基于所述目標(biāo)時(shí)鐘頻率構(gòu)成的。
40. 如權(quán)利要求38所述的方法，其特征在于，還包括 表征所述處理核的邏輯速度和弓I線速度，并且其中所述復(fù)制關(guān)鍵信號(hào)路徑是基于所述邏輯速度和所述引線速度構(gòu)成的。
41. 如權(quán)利要求38所述的方法，其特征在于，還包括 估計(jì)所述復(fù)制關(guān)鍵路徑內(nèi)多路復(fù)用器的延遲，并且其中基于對(duì)所述多路復(fù)用器所估計(jì)的延遲進(jìn)一步調(diào)節(jié)所述電源電壓。
42. —種裝置，包括用于使用具有不同閾值電壓的邏輯、引線、具有不同扇出的驅(qū)動(dòng)器、或其組合來復(fù)制處理核的關(guān)鍵信號(hào)路徑的裝置；并且用于基于所述復(fù)制關(guān)鍵信號(hào)路徑的延遲來調(diào)節(jié)所述處理核的電源電壓的 裝置。
43. 如權(quán)利要求42所述的裝置，其特征在于，還包括 用于確定所述處理核的目標(biāo)時(shí)鐘頻率的裝置，并且其中所述復(fù)制關(guān)鍵信號(hào)路徑是基于所述目標(biāo)時(shí)鐘頻率構(gòu)成的。
44. 如權(quán)利要求42所述的裝置，其特征在于，還包括用于表征所述處理核的邏輯速度和引線速度的裝置，并且其中所述復(fù)制關(guān) 鍵信號(hào)路徑是基于所述邏輯速度和所述引線速度構(gòu)成的。
45. 如權(quán)利要求42所述的裝置，其特征在于，還包括 用于估計(jì)所述復(fù)制關(guān)鍵路徑內(nèi)多路復(fù)用器的延遲的裝置，并且其中基于對(duì)所述多路復(fù)用器所估計(jì)的延遲進(jìn)一步調(diào)節(jié)所述電源電壓。
全文摘要
描述了用于自適應(yīng)地對(duì)處理核的電壓定標(biāo)的技術(shù)。在一方案中，例如使用具有由不同電路組件組成的多個(gè)信號(hào)路徑的環(huán)形振蕩器來表征該處理核的邏輯速度和引線速度。例如基于對(duì)處理核的計(jì)算要求確定該核的目標(biāo)時(shí)鐘頻率?；谒碚鞯倪壿嬎俣群鸵€速度以及目標(biāo)時(shí)鐘頻率構(gòu)成復(fù)制關(guān)鍵路徑。如下所述，該復(fù)制關(guān)鍵路徑仿真處理核中的實(shí)際關(guān)鍵路徑并可包括不同類型的電路組件，諸如具有不同閾值電壓的邏輯元件、動(dòng)態(tài)元件、位線元件、引線、具有不同閾值電壓和/或扇出的驅(qū)動(dòng)器等。調(diào)節(jié)該處理核和復(fù)制關(guān)鍵路徑的電源電壓以使得兩者都能達(dá)到所需的性能。
文檔編號(hào)G06F1/32GK101689071SQ200680049531
公開日2010年3月31日 申請(qǐng)日期2006年10月31日 優(yōu)先權(quán)日2005年10月31日
發(fā)明者K·Z·瑪麗卡, L·G·舒亞-伊恩, M·埃爾格巴雷, 鄭勝旭 申請(qǐng)人:高通股份有限公司