專利名稱：在弱有序處理系統(tǒng)中執(zhí)行強(qiáng)有序請(qǐng)求以最小化存儲(chǔ)器屏障的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及處理系統(tǒng)，且更具體而言，涉及用于當(dāng)在弱有序處理系統(tǒng)中強(qiáng)制執(zhí)行 強(qiáng)有序請(qǐng)求時(shí)使存儲(chǔ)器屏障最小化的方法及設(shè)備。
背景技術(shù)：
計(jì)算機(jī)及其它現(xiàn)代處理系統(tǒng)已使電子工業(yè)發(fā)生了革命性變化，僅需敲擊幾下鍵盤 便可執(zhí)行復(fù)雜的任務(wù)。這些復(fù)雜任務(wù)通常涉及若干個(gè)裝置，所述裝置可使用總線以快 速有效的方式彼此進(jìn)行通信。所述總線在處理系統(tǒng)中的各裝置之間提供共享通信鏈路。
取決于具體的應(yīng)用，連接至處理系統(tǒng)中總線的裝置類型可有所不同。通常，所述
總線上的發(fā)送裝置可為處理器，且所述總線上的接收裝置可為存儲(chǔ)器裝置或存儲(chǔ)器映 射裝置。在這些系統(tǒng)中，處理器常常通過(guò)允許以不按次序的方式來(lái)實(shí)施存儲(chǔ)器操作從 而實(shí)現(xiàn)性能上的益處。例如，可重新排序存儲(chǔ)器操作序列以使存儲(chǔ)器同一頁(yè)面內(nèi)的全 部操作能夠在打開(kāi)新的頁(yè)面之前執(zhí)行。能夠重新排序存儲(chǔ)器操作的處理系統(tǒng)通常被稱 為"弱有序"處理系統(tǒng)。
在某些情況下，存儲(chǔ)器操作的重新排序可能會(huì)不可預(yù)測(cè)地影響程序行為。例如， 一個(gè)應(yīng)用程序可要求處理器在從存儲(chǔ)器讀取之前，所述處理器應(yīng)將數(shù)據(jù)寫到那個(gè)存儲(chǔ) 器位置。在弱有序處理系統(tǒng)中，無(wú)法保證此一定會(huì)發(fā)生。由此造成的結(jié)果會(huì)讓人無(wú)法 接受。
人們使用各種技術(shù)以在弱有序處理系統(tǒng)中執(zhí)行有序存儲(chǔ)器操作。 一種技術(shù)是簡(jiǎn)單 地延遲某些存儲(chǔ)器操作，直到此前的全部存儲(chǔ)器操作均執(zhí)行完畢。在所述先前實(shí)例中， 所述處理器可延遲發(fā)出讀取請(qǐng)求，直到其接收到確保所述數(shù)據(jù)已寫入至所述存儲(chǔ)器位 置的指示。另一種技術(shù)是，在需要有序存儲(chǔ)器操作時(shí)使用稱為存儲(chǔ)器屏障的總線命令。 可使用"存儲(chǔ)器屏障"來(lái)確保處理器在存儲(chǔ)器屏障之前發(fā)出的全部存儲(chǔ)器存取請(qǐng)求都 在處理器在存儲(chǔ)器屏障之后發(fā)出的全部存儲(chǔ)器存取請(qǐng)求之前執(zhí)行完。此外，在所述先 前實(shí)例中，處理器可在發(fā)出讀取請(qǐng)求之前將存儲(chǔ)器屏障發(fā)送至存儲(chǔ)器。此可確保處理
器在讀取存儲(chǔ)器之前，所述處理器已對(duì)同 一存儲(chǔ)器位置進(jìn)行了寫入。
兩種技術(shù)均為有效，但其從系統(tǒng)性能的角度來(lái)看就不再有效了。在具有多個(gè)存儲(chǔ) 器裝置的處理系統(tǒng)中，所述存儲(chǔ)器屏障的效率尤其低下。在這些處理系統(tǒng)中，處理器 將需要向其可存取的每一個(gè)存儲(chǔ)器裝置發(fā)出存儲(chǔ)器屏障以對(duì)存儲(chǔ)器操作強(qiáng)制執(zhí)行排序 約束。因此， 一直需要更為有效的方法以便在弱有序處理系統(tǒng)中實(shí)施有序存儲(chǔ)器操作。

發(fā)明內(nèi)容
以下揭示弱有序處理系統(tǒng)的一個(gè)方面。所述處理系統(tǒng)包括多個(gè)存儲(chǔ)器裝置及多個(gè) 處理器，所述處理器的每一者均經(jīng)配置以向一個(gè)或多個(gè)存儲(chǔ)器裝置產(chǎn)生存儲(chǔ)器存取請(qǐng) 求，及總線互連，所述總線互連經(jīng)配置以使所述處理器介接到所述存儲(chǔ)器裝置。所述 總線互連進(jìn)一步經(jīng)配置以通過(guò)如下方式對(duì)從始發(fā)處理器到目標(biāo)存儲(chǔ)器裝置的強(qiáng)有序存 儲(chǔ)器存取請(qǐng)求強(qiáng)制執(zhí)行排序約束除那些總線互連可證實(shí)不具有任何來(lái)自始發(fā)處理器 的未執(zhí)行存儲(chǔ)器存取請(qǐng)求的存儲(chǔ)器裝置之外，向所述始發(fā)處理器可存取的每一其它存 儲(chǔ)器裝置發(fā)送存儲(chǔ)器屏障。
以下揭示弱有序處理系統(tǒng)的另一個(gè)方面。所述弱有序系統(tǒng)包括多個(gè)存儲(chǔ)器裝置、 多個(gè)處理器及總線互連，所述處理器的每一者均經(jīng)配置以向一個(gè)或多個(gè)存儲(chǔ)器裝置產(chǎn) 生存儲(chǔ)器存取請(qǐng)求。所述總線互連包括用于使所述處理器介接到所述存儲(chǔ)器裝置的 裝置；及用于通過(guò)如下方式對(duì)從始發(fā)處理器到目標(biāo)存儲(chǔ)器裝置的強(qiáng)有序存儲(chǔ)器存取請(qǐng) 求強(qiáng)制執(zhí)行排序約束的裝置除那些總線互連可證實(shí)不具有任何來(lái)自始發(fā)處理器的未 執(zhí)行存儲(chǔ)器存取請(qǐng)求的存儲(chǔ)器裝置之外，向所述處理器可存取的每一其它存儲(chǔ)器裝置 發(fā)送存儲(chǔ)器屏障。
如下揭示總線互連的一個(gè)方面。所述總線互連包括總線開(kāi)關(guān)，其經(jīng)配置以在弱 有序處理系統(tǒng)中使多個(gè)處理器介接到多個(gè)存儲(chǔ)器裝置，所述處理器的每一者均經(jīng)配置 以向一個(gè)或多個(gè)存儲(chǔ)器裝置產(chǎn)生存儲(chǔ)器存取請(qǐng)求；及控制器，其經(jīng)配置以通過(guò)如下方 式對(duì)從始發(fā)處理器到目標(biāo)存儲(chǔ)器裝置的強(qiáng)有序存儲(chǔ)器存取請(qǐng)求強(qiáng)制執(zhí)行排序約束除 那些控制器可證實(shí)不具有任何來(lái)自始發(fā)處理器的未執(zhí)行存儲(chǔ)器存取請(qǐng)求的存儲(chǔ)器裝置 之外，向所述始發(fā)處理器可存取的每一其它存儲(chǔ)器裝置發(fā)送存儲(chǔ)器屏障。
以下揭示用于在弱有序處理系統(tǒng)中強(qiáng)制執(zhí)行強(qiáng)有序存儲(chǔ)器存取請(qǐng)求的方法的一 個(gè)方面。所述方法包括從多個(gè)處理器接收針對(duì)多個(gè)存儲(chǔ)器裝置的存儲(chǔ)器存取請(qǐng)求， 從始發(fā)處理器到目標(biāo)存儲(chǔ)器裝置的其中一個(gè)存儲(chǔ)器存取請(qǐng)求是強(qiáng)有序請(qǐng)求；及通過(guò)如 下方式對(duì)強(qiáng)有序存儲(chǔ)器存取請(qǐng)求強(qiáng)制執(zhí)行排序約束除那些總線互連可證實(shí)其中不存 在任何來(lái)自始發(fā)處理器的未執(zhí)行存儲(chǔ)器存取請(qǐng)求的存儲(chǔ)器裝置之外，向所述始發(fā)處理 器可存取的每一其它存儲(chǔ)器裝置發(fā)送存儲(chǔ)器屏障。
應(yīng)理解，根據(jù)下文中僅以舉例說(shuō)明方式顯示及闡述本發(fā)明各種實(shí)施例的詳細(xì)說(shuō) 明，所屬技術(shù)領(lǐng)域的技術(shù)人員將明了本發(fā)明的其它實(shí)施例。應(yīng)認(rèn)識(shí)到，本發(fā)明可具有
其它不同的實(shí)施例，且可對(duì)其數(shù)個(gè)細(xì)節(jié)作出各種其它方面的修改，此并不脫離本發(fā)明 的精神及范圍。因此，應(yīng)將所述圖式及詳細(xì)說(shuō)明視為說(shuō)明性而非限制性。


附圖以舉例方式而非限定方式圖解說(shuō)明本發(fā)明的各種態(tài)樣，其中 圖1是圖解說(shuō)明弱有序處理系統(tǒng)實(shí)例的概念性方塊圖2為功能性方塊，其圖解說(shuō)明弱有序處理系統(tǒng)中的總線互連的一個(gè)實(shí)例； 圖3為功能性方塊圖，其圖解說(shuō)明弱有序處理系統(tǒng)的總線互連中控制器的一個(gè)實(shí) 例；且
圖4為功能性方塊圖，其圖解說(shuō)明弱有序處理系統(tǒng)的總線互連中控制器的另一實(shí)例。
具體實(shí)施例方式
下文結(jié)合附圖所闡述的詳細(xì)說(shuō)明旨在作為對(duì)本發(fā)明各種實(shí)施例的說(shuō)明，而非意欲 代表本發(fā)明僅可實(shí)施為這些實(shí)施例。所述詳細(xì)說(shuō)明包含具體細(xì)節(jié)，以實(shí)現(xiàn)提供對(duì)本發(fā) 明徹底了解的目的。然而，所屬技術(shù)領(lǐng)域的技術(shù)人員應(yīng)明白無(wú)需這些具體細(xì)節(jié)也可實(shí) 施本發(fā)明。在某些示例中，為避免掩蓋本發(fā)明概念，以方塊圖形式來(lái)顯示眾所周知的 結(jié)構(gòu)及組件。
圖1是圖解說(shuō)明弱有序處理系統(tǒng)的一個(gè)實(shí)例的概念性方塊圖。處理系統(tǒng)100可為
計(jì)算機(jī)、駐存在計(jì)算機(jī)中，或?yàn)槿我荒軌蛱幚怼z索并存儲(chǔ)信息的其它系統(tǒng)。處理系
統(tǒng)100可為獨(dú)立式系統(tǒng)，或者，嵌入在如下裝置中例如，無(wú)線或有線電話、個(gè)人數(shù)
字助理(PDA)、臺(tái)式計(jì)算機(jī)、膝上型計(jì)算機(jī)、游戲控制臺(tái)、呼叫器、調(diào)制解調(diào)器、照 相機(jī)、自動(dòng)驅(qū)動(dòng)設(shè)備、工業(yè)設(shè)備、視頻設(shè)備、音頻設(shè)備或任一其它適合的需要處理能 力的裝置。處理系統(tǒng)100可構(gòu)建成集成電路、集成電路的一部分或分布在多個(gè)集成電 路上。作為另一選擇，處理系統(tǒng)100可與離散組件或任一離散電路與集成電路的組合 構(gòu)建在一起。所屬技術(shù)領(lǐng)域的技術(shù)人員應(yīng)認(rèn)識(shí)到，如何最佳地為每一具體應(yīng)用構(gòu)建所 述處理系統(tǒng)100。
圖中顯示處理系統(tǒng)100具有多個(gè)通過(guò)總線106與多個(gè)存儲(chǔ)器裝置104a-104c通信 的處理器102a-102c。取決于所需要的計(jì)算功率及總體的設(shè)計(jì)約束，任一具體的應(yīng)用所 需要處理器及存儲(chǔ)器裝置的實(shí)際數(shù)量可有所不同?？墒褂每偩€互連108以使用點(diǎn)對(duì)點(diǎn) 的交換連接來(lái)管理處理器102a-102c與存儲(chǔ)器裝置104a-104c之間的總線交易。在總線 互連108的至少一個(gè)實(shí)施例中，可提供多個(gè)直接的鏈路以使數(shù)個(gè)總線交易能夠同時(shí)發(fā) 生。
每一處理器102a-102c可構(gòu)建成任一類型的總線主控裝置，其中包括(以舉例的 方式)通用處理器、數(shù)字信號(hào)處理器(DSP)、專用集成電路(ASIC)、場(chǎng)可程序化
門陣列(FPGA)或其它可程序化邏輯、離散門或晶體管邏輯、離散硬件組件、或任一 其它處理實(shí)體或布局。處理器102a-102c中的一個(gè)或多個(gè)可經(jīng)配置以在操作系統(tǒng)或其 它軟件的控制下執(zhí)行指令。所述指令可駐存在一個(gè)或多個(gè)存儲(chǔ)器裝置104a-104c中。 也可將數(shù)據(jù)存儲(chǔ)在存儲(chǔ)器裝置104a-104c中，且處理器102a-102c可檢索所述數(shù)據(jù)以執(zhí) 行某些指令?？蓪⒂蓤?zhí)行這些指令而獲得的新數(shù)據(jù)寫回到存儲(chǔ)器裝置104a-104c中。 每一存儲(chǔ)器裝置104a-104c可包括存儲(chǔ)器控制器(未顯示)及存儲(chǔ)媒體(未顯示)。所 述儲(chǔ)存媒體可包括RAM存儲(chǔ)器、DRAM存儲(chǔ)器、SDRAM存儲(chǔ)器、閃存、ROM存 儲(chǔ)器、PROM存儲(chǔ)器、EPROM存儲(chǔ)器、EEPROM存儲(chǔ)器、CD-ROM、 DVD、寄存器、 硬盤驅(qū)動(dòng)器、可抽換式磁盤或任一其它適合的儲(chǔ)存媒體。
可為每一處理器102a-102c提供以總線106上的專用信道106a-106c以便與總線 互連108通信。類似地，總線互連108可使用總線上的專用信道106d-106f以便與每 一存儲(chǔ)器裝置104a-104c通信。例如，第一處理器102a可通過(guò)其在總線106上的專用 信道106a發(fā)送存儲(chǔ)器存取請(qǐng)求來(lái)存取目標(biāo)存儲(chǔ)器裝置104b?？偩€互連108根據(jù)所述 存儲(chǔ)器存取請(qǐng)求的地址來(lái)確定目標(biāo)存儲(chǔ)器裝置104b，并通過(guò)總線106上的適合信道 106e將所述請(qǐng)求轉(zhuǎn)發(fā)到目標(biāo)存儲(chǔ)器裝置104b。"存儲(chǔ)器存取請(qǐng)求"可為寫入請(qǐng)求、讀 取請(qǐng)求或任一其它與總線有關(guān)的請(qǐng)求。始發(fā)處理器102a-102c可通過(guò)將適合的地址與 有效載荷放在總線106上并斷定寫入啟用信號(hào)，向目標(biāo)存儲(chǔ)器裝置104a-104c發(fā)出寫 入請(qǐng)求。始發(fā)處理器102a-102c可通過(guò)將適合的地址放置在總線106上并斷定讀取啟 用信號(hào)，向目標(biāo)存儲(chǔ)器裝置104a-104c發(fā)出讀取請(qǐng)求。響應(yīng)于所述讀取請(qǐng)求，目標(biāo)存 儲(chǔ)器裝置104a-104c會(huì)將有效載荷發(fā)送回始發(fā)處理器102a-102c。
在處理系統(tǒng)100的至少一個(gè)實(shí)施例中，處理器102a-102c可使"存儲(chǔ)器屬性"與 每一存儲(chǔ)器存取請(qǐng)求一同傳輸。所述"存儲(chǔ)器屬性"可為任一描述存儲(chǔ)器存取請(qǐng)求的 性質(zhì)的參數(shù)。所述存儲(chǔ)器屬性可與地址信道上的地址一同傳輸。作為另一選擇，可使 用邊帶信號(hào)發(fā)送或某一其它方法來(lái)傳輸所述存儲(chǔ)器屬性?？墒褂么鎯?chǔ)器屬性來(lái)指示存 儲(chǔ)器存取請(qǐng)求是否為強(qiáng)有序。"強(qiáng)有序"的請(qǐng)求是指不能打亂次序來(lái)進(jìn)行執(zhí)行的存儲(chǔ)器 存取請(qǐng)求。
可使用總線互連108監(jiān)視來(lái)自處理器102a-102c的每一存儲(chǔ)器存取請(qǐng)求的存儲(chǔ)器 屬性。如果存儲(chǔ)器屬性是指示強(qiáng)有序存儲(chǔ)器存取請(qǐng)求，則總線互連108可對(duì)所述請(qǐng)求 強(qiáng)制執(zhí)行排序約束。例如，從第一處理器102a至目標(biāo)存儲(chǔ)器裝置104a的存儲(chǔ)器存取 請(qǐng)求可包括存儲(chǔ)器屬性。總線互連108可根據(jù)所述存儲(chǔ)器屬性來(lái)確定所述請(qǐng)求是否為 強(qiáng)有序。如果總線互連108確定所述請(qǐng)求為強(qiáng)有序，則除目標(biāo)存儲(chǔ)器裝置104a以外， 其會(huì)第一處理器102a可存取的每一存儲(chǔ)器裝置104b及104c發(fā)送存儲(chǔ)器屏障。此外， 總線互連108還會(huì)在沒(méi)有存儲(chǔ)器屏障的情況下向目標(biāo)存儲(chǔ)器104a發(fā)送所述存儲(chǔ)器存取 請(qǐng)求；由于與所述存儲(chǔ)器存取請(qǐng)求相關(guān)聯(lián)的存儲(chǔ)器屬性，所以目標(biāo)存儲(chǔ)器裝置104a 會(huì)隱含地將其作為強(qiáng)有序請(qǐng)求來(lái)處置。
圖2為功能性方塊，其圖解說(shuō)明弱有序處理系統(tǒng)中的總線互連的一個(gè)實(shí)例。所述
總線互連所實(shí)際構(gòu)建的方式將取決于具體的應(yīng)用及施加于整個(gè)系統(tǒng)的設(shè)計(jì)約束。所屬 技術(shù)領(lǐng)域的技術(shù)人員應(yīng)知道，各種設(shè)計(jì)是可互換的，及如何最佳地針對(duì)每一具體應(yīng)用 來(lái)構(gòu)建本文所述的功能性。
參照?qǐng)D2，可使用總線寄存器202接收并存儲(chǔ)來(lái)自總線106的信息。總線寄存器 202可為任一類型的存儲(chǔ)裝置(例如，先入先出(FIFO)存儲(chǔ)器或其它適合的存儲(chǔ)裝 置)?？偩€寄存器202所接收及存儲(chǔ)的信息可為任何與總線有關(guān)的信息，但通常包括每 一存儲(chǔ)器存取請(qǐng)求的地址及存儲(chǔ)器屬性，且在寫入請(qǐng)求的情況下，還包括有效載荷。 每一存儲(chǔ)器存取請(qǐng)求的地址也被提供至解碼器204?？墒褂媒獯a器204來(lái)確定總線寄 存器202中每一存儲(chǔ)器存取請(qǐng)求的目標(biāo)存儲(chǔ)器裝置。這個(gè)確定用來(lái)控制總線開(kāi)關(guān)206。 總線開(kāi)關(guān)206用來(lái)將總線寄存器202中的每一存儲(chǔ)器存取請(qǐng)求多路分用至總線106中 供其目標(biāo)存儲(chǔ)器裝置使用的適合信道。可使用控制器208來(lái)控制從總線寄存器202釋 放的存儲(chǔ)器存取請(qǐng)求的定時(shí)。
圖3為功能性方塊圖，其圖解說(shuō)明弱有序處理系統(tǒng)的總線互連中的控制器的一個(gè) 實(shí)例?？刂破?08基于其從解碼器204接收來(lái)的信息對(duì)存儲(chǔ)器操作強(qiáng)制執(zhí)行排序約束。 所述信息可每一存儲(chǔ)器存取請(qǐng)求的存儲(chǔ)器屬性，可將其存儲(chǔ)在第一輸入寄存器302中。 所述信息還包括除目標(biāo)存儲(chǔ)器裝置之外，識(shí)別始發(fā)處理器可存取的每一存儲(chǔ)器裝置 的數(shù)據(jù)。每一處理器可存取的具體存儲(chǔ)器裝置在設(shè)計(jì)階段期間經(jīng)預(yù)先配置，且因此， 可將其程序化或硬連線到解碼器中。在任何情況下，都可使用第二寄存器304來(lái)存儲(chǔ) 所述數(shù)據(jù)。如圖2中所示，第一及第二寄存器302、 304可為分離的寄存器，或者為單 個(gè)寄存器。在控制器208的某些實(shí)施例中，可將來(lái)自解碼器204的信息存儲(chǔ)在與其它 總線互連功能所共享的寄存器內(nèi)。每一寄存器可為FIFO或任一其它適合的儲(chǔ)存媒體。
控制器208通過(guò)控制從總線寄存器202所釋放的存儲(chǔ)器存取請(qǐng)求的定時(shí)，對(duì)存儲(chǔ) 器的操作強(qiáng)制執(zhí)行排序約束。下文將先結(jié)合指示強(qiáng)有序存儲(chǔ)器存取請(qǐng)求準(zhǔn)備從總線寄 存器202釋放出來(lái)的存儲(chǔ)器屬性來(lái)闡述所述過(guò)程。在所述情況下，第一寄存器302將 存儲(chǔ)器屬性提供至存儲(chǔ)器屏障產(chǎn)生器306作為啟用信號(hào)。同時(shí)，將存儲(chǔ)在第二寄存器 304中的數(shù)據(jù)提供至存儲(chǔ)器屏障產(chǎn)生器306的輸入端。如上所指示，第二寄存器304 中所存儲(chǔ)的數(shù)據(jù)包括除目標(biāo)存儲(chǔ)器裝置以外，識(shí)別所述始發(fā)處理器可存取的每一存儲(chǔ) 器裝置的數(shù)據(jù)。當(dāng)存儲(chǔ)器屬性啟用存儲(chǔ)器屏障產(chǎn)生器306時(shí)，可使用所述信息來(lái)產(chǎn)生 由所述數(shù)據(jù)所識(shí)別的每一存儲(chǔ)器裝置的存儲(chǔ)器屏障。可通過(guò)發(fā)出總線命令將每一存儲(chǔ) 器屏障提供至適合的存儲(chǔ)器裝置，所述總線命令具有識(shí)別起始所述強(qiáng)有序請(qǐng)求的始發(fā) 處理器的屬性。作為另一選擇，可使用單邊信號(hào)傳送或通過(guò)其它適合手段將存儲(chǔ)器屏 障提供至適合的存儲(chǔ)器裝置。
可使用存儲(chǔ)器屏障產(chǎn)生器306來(lái)抑制不必要的存儲(chǔ)器屏障。例如，如果始發(fā)處理 器可存取的存儲(chǔ)器裝置不具有來(lái)自始發(fā)處理器的待執(zhí)行的未完成請(qǐng)求，則可抑制所述 存儲(chǔ)器裝置的存儲(chǔ)器屏障。這可通過(guò)各種方式來(lái)實(shí)現(xiàn)。在控制器208的一個(gè)實(shí)施例中， 可指派單獨(dú)的狀態(tài)寄存器來(lái)監(jiān)視每一存儲(chǔ)器裝置的活動(dòng)。在所述實(shí)施例中，第一狀態(tài)
寄存器307a監(jiān)視第一存儲(chǔ)器裝置104a的活動(dòng)，第二狀態(tài)寄存器307b監(jiān)視第二存儲(chǔ)器 裝置104b的活動(dòng)，且第三狀態(tài)寄存器307c監(jiān)視第三存儲(chǔ)器裝置104c的活動(dòng)(參見(jiàn)圖 1)。每一狀態(tài)寄存器307a-307c均包括若干個(gè)狀態(tài)信號(hào)。在所述控制器的一個(gè)實(shí)施例 中，所述狀態(tài)信號(hào)構(gòu)成若干個(gè)狀態(tài)位， 一個(gè)狀態(tài)位對(duì)應(yīng)于每一可存取指派至特定狀態(tài) 位的存儲(chǔ)器裝置的處理器。所述狀態(tài)位用來(lái)指示其對(duì)應(yīng)的處理器是否發(fā)出尚未由指派 至存儲(chǔ)這個(gè)位的寄存器的存儲(chǔ)器裝置執(zhí)行的存儲(chǔ)器存取請(qǐng)求。
參照?qǐng)D1-3，現(xiàn)在將提供用以說(shuō)明所述狀態(tài)位可用來(lái)抑制存儲(chǔ)器屏障的方式的一 個(gè)實(shí)例。在這個(gè)實(shí)例中，所述處理系統(tǒng)可經(jīng)配置以使第一處理器102a可存取第一及第 三存儲(chǔ)器裝置104a、 104c。由于這種配置，控制器208中的第一及第三狀態(tài)寄存器307a、 307c各自包括用于第一處理器102a的狀態(tài)位。當(dāng)由第一處理器102a發(fā)出至第一存儲(chǔ) 器裝置104a的強(qiáng)有序請(qǐng)求位于總線寄存器202的輸出端處時(shí)，來(lái)自第一輸入寄存器 302的對(duì)應(yīng)存儲(chǔ)器屬性會(huì)啟用存儲(chǔ)器屏障產(chǎn)生器306。從第二輸入寄存器304提供至存 儲(chǔ)器屏障產(chǎn)生器306的數(shù)據(jù)，識(shí)別第一處理器104a可存取的存儲(chǔ)器裝置(目標(biāo)存儲(chǔ)器 裝置除外)。在這個(gè)情況下，所述數(shù)據(jù)識(shí)別第三存儲(chǔ)器裝置104c。存儲(chǔ)器屏障產(chǎn)生器 306對(duì)第三狀態(tài)寄存器307c中的用于第一處理器102a的狀態(tài)位進(jìn)行檢査，以確定第 三存儲(chǔ)器裝置104c是否具有來(lái)自第一處理器102a的未執(zhí)行的存儲(chǔ)器存取請(qǐng)求。如果 有，則存儲(chǔ)器屏障產(chǎn)生器306向第三存儲(chǔ)器裝置104c發(fā)送存儲(chǔ)器屏障。否則，抑制針 對(duì)第三存儲(chǔ)器裝置104c的存儲(chǔ)器屏障。
返回至圖3,可使用控制器208中的邏輯308來(lái)監(jiān)視來(lái)自存儲(chǔ)器裝置的關(guān)于存儲(chǔ) 器屏障確認(rèn)的反饋。"存儲(chǔ)器屏障確認(rèn)"是一個(gè)來(lái)自存儲(chǔ)器裝置的信號(hào)，其指示由所述 存儲(chǔ)器裝置從發(fā)出強(qiáng)有序請(qǐng)求(其在存儲(chǔ)器屏障之前)的始發(fā)處理器接收而來(lái)的每一 存儲(chǔ)器存取請(qǐng)求均已執(zhí)行完畢。邏輯308使用來(lái)自第二輸入寄存器304的數(shù)據(jù)及來(lái)自 狀態(tài)寄存器307a-307c的狀態(tài)位來(lái)確定針對(duì)存儲(chǔ)器屏障確認(rèn)需要監(jiān)視那些存儲(chǔ)器裝置。 當(dāng)邏輯308確定已接收到全部的存儲(chǔ)器屏障確認(rèn)時(shí)，其會(huì)產(chǎn)生觸發(fā)以從總線寄存器202 釋放對(duì)應(yīng)的存儲(chǔ)器存取請(qǐng)求。更具體而言，將來(lái)自第一輸入寄存器302的存儲(chǔ)器屬性 提供至多路復(fù)用器310的選擇輸入端。多路復(fù)用器310用于當(dāng)存儲(chǔ)器屬性指示存儲(chǔ)器 存取請(qǐng)求為強(qiáng)有序時(shí)將邏輯308所產(chǎn)生的觸發(fā)耦合至總線寄存器202。從多路復(fù)用器 310輸出的觸發(fā)還耦合到解碼器，以使總線開(kāi)關(guān)206 (參見(jiàn)圖2)的定時(shí)同步。
一旦從總線寄存器釋放存儲(chǔ)器存取請(qǐng)求，則經(jīng)由總線開(kāi)關(guān)206 (參見(jiàn)圖2)將其 路由至目標(biāo)存儲(chǔ)器裝置。當(dāng)將指示強(qiáng)有序請(qǐng)求的存儲(chǔ)器屬性施加至所述選擇輸入端時(shí)， 可使用控制器208中的第二多路復(fù)用器312來(lái)延遲釋放來(lái)自第一及第二寄存器302、 304的數(shù)據(jù)，直到從目標(biāo)存儲(chǔ)器裝置接收到存儲(chǔ)器存取確認(rèn)。如早先所論述，所述存 儲(chǔ)器存取請(qǐng)求中所包含的存儲(chǔ)器屬性對(duì)目標(biāo)存儲(chǔ)器裝置強(qiáng)制執(zhí)行排序約束。g卩，所述 目標(biāo)存儲(chǔ)器裝置在執(zhí)行強(qiáng)有序存儲(chǔ)器存取請(qǐng)求之前執(zhí)行由始發(fā)處理器所發(fā)出的所有未 完成的存儲(chǔ)器存取請(qǐng)求。在執(zhí)行所述強(qiáng)有序請(qǐng)求之后，目標(biāo)存儲(chǔ)器裝置產(chǎn)生存儲(chǔ)器存 取確認(rèn)。將所述存儲(chǔ)器存取確認(rèn)反饋到控制器208中的多路復(fù)用器312,其中使用所
述存儲(chǔ)器存取確認(rèn)來(lái)產(chǎn)生觸發(fā)以釋放來(lái)自第一及第二寄存器302、 304的對(duì)應(yīng)于總線寄 存器202中下一個(gè)存儲(chǔ)器存取請(qǐng)求的新數(shù)據(jù)。如果新數(shù)據(jù)包括指示總線寄存器202中 的對(duì)應(yīng)存儲(chǔ)器存取請(qǐng)求為強(qiáng)有序的存儲(chǔ)器屬性，則重復(fù)相同的過(guò)程。否則，可立即從 總線寄存器202釋放存儲(chǔ)器存取請(qǐng)求。
控制器208經(jīng)配置以在第一輸入寄存器302中的對(duì)應(yīng)存儲(chǔ)器屬性指示所述請(qǐng)求為 弱有序時(shí)立即從總線寄存器202釋放存儲(chǔ)器存取請(qǐng)求。在所述情況下，使用所述存儲(chǔ) 器屬性來(lái)禁用存儲(chǔ)器屏障產(chǎn)生器306。另外，所述存儲(chǔ)器屬性強(qiáng)迫多路復(fù)用器210進(jìn) 入一個(gè)狀態(tài)，所述狀態(tài)將內(nèi)部產(chǎn)生的觸發(fā)耦合至總線寄存器202以釋放存儲(chǔ)器存取請(qǐng) 求。從總線寄存器202釋放存儲(chǔ)器存取請(qǐng)求并經(jīng)由總線開(kāi)關(guān)206 (參見(jiàn)圖2)將其耦合 至目標(biāo)存儲(chǔ)器裝置。然后，通過(guò)從控制器208內(nèi)的第二多路復(fù)用器312輸出的內(nèi)部產(chǎn) 生觸發(fā)，從第一及第二寄存器302、 304釋放對(duì)應(yīng)于下一個(gè)存儲(chǔ)器存取請(qǐng)求的數(shù)據(jù)。
圖4為功能性方塊圖，其圖解說(shuō)明弱有序處理系統(tǒng)的總線互連中的控制器的另一 實(shí)例。在這個(gè)實(shí)例中，控制器208從總線寄存器202釋放強(qiáng)有序存儲(chǔ)器存取請(qǐng)求，同 時(shí)將存儲(chǔ)器屏障提供至適合的存儲(chǔ)器裝置。更具體而言，使用第一輸入寄存器302將 存儲(chǔ)器存取請(qǐng)求的存儲(chǔ)器屬性提供至存儲(chǔ)器屏障產(chǎn)生器306。如果所述存儲(chǔ)器屬性指 示對(duì)應(yīng)的存儲(chǔ)器存取請(qǐng)求為強(qiáng)有序，則啟用存儲(chǔ)器屏障產(chǎn)生器306。當(dāng)存儲(chǔ)器屏障產(chǎn) 生器306啟用時(shí)，則使用來(lái)自第二輸入寄存器304的數(shù)據(jù)，以除目標(biāo)存儲(chǔ)器裝置以外 識(shí)別始發(fā)處理器可存取的每一存儲(chǔ)器裝置。對(duì)于被識(shí)別的每一存儲(chǔ)器裝置，存儲(chǔ)器屏 障產(chǎn)生器306對(duì)狀態(tài)寄存器307a-307c中的用于始發(fā)處理器的狀態(tài)位進(jìn)行檢査。然后， 除目標(biāo)存儲(chǔ)器裝置以外，針對(duì)每一可能具有來(lái)自始發(fā)處理器的未執(zhí)行存儲(chǔ)器存取請(qǐng)求 的存儲(chǔ)器裝置產(chǎn)生存儲(chǔ)器屏障。
由于啟用了存儲(chǔ)器屏障產(chǎn)生器306，所以可使用控制器208中的邏輯314來(lái)防止 隨后的存儲(chǔ)器存取請(qǐng)求從總線寄存器202釋放出，直到所述強(qiáng)有序請(qǐng)求由目標(biāo)存儲(chǔ)器 裝置執(zhí)行為止?？墒褂醚舆t316以在由存儲(chǔ)器屬性將觸發(fā)選通去除之前，讓所述內(nèi)部 產(chǎn)生的觸發(fā)從總線寄存器202釋放強(qiáng)有序存儲(chǔ)器請(qǐng)求。以此方式，可將所述存儲(chǔ)器存 取請(qǐng)求與始發(fā)處理器可存取的其它存儲(chǔ)器裝置的存儲(chǔ)器屏障同時(shí)提供至目標(biāo)存儲(chǔ)器裝置。
可使用邏輯318監(jiān)視來(lái)自存儲(chǔ)器裝置的如下反饋來(lái)自目標(biāo)存儲(chǔ)器裝置的存儲(chǔ)器 存取確認(rèn)及存儲(chǔ)器屏障確認(rèn)。邏輯318使用來(lái)自第二輸入寄存器304的數(shù)據(jù)及來(lái)自狀 態(tài)寄存器307a-307c的狀態(tài)位來(lái)確定針對(duì)存儲(chǔ)器屏障確認(rèn)需要監(jiān)視哪些存儲(chǔ)器裝置。 當(dāng)邏輯318確定已接收到各種確認(rèn)時(shí)，其會(huì)產(chǎn)生觸發(fā)以從第一及第二寄存器302、 304 釋放對(duì)應(yīng)于總線寄存器202中下一個(gè)存儲(chǔ)器存取請(qǐng)求的新數(shù)據(jù)。將所述觸發(fā)耦合穿過(guò) 多路復(fù)用器320，來(lái)自第一寄存器202的存儲(chǔ)器屬性會(huì)強(qiáng)迫所述多路復(fù)用器進(jìn)入一個(gè) 適合的狀態(tài)。如果新數(shù)據(jù)包括指示總線寄存器202中對(duì)應(yīng)的存儲(chǔ)器存取為強(qiáng)有序的存 儲(chǔ)器屬性，則重復(fù)相同的過(guò)程。否則，可經(jīng)由邏輯314使用內(nèi)部產(chǎn)生的觸發(fā)從總線寄 存器202立即釋放存儲(chǔ)器存取請(qǐng)求。也可將內(nèi)部產(chǎn)生的觸發(fā)耦合穿過(guò)多路復(fù)用器320
以從第一及第二寄存器302、304釋放供總線寄存器202中下一個(gè)存儲(chǔ)器存取請(qǐng)求使用 的數(shù)據(jù)。
取決于具體的應(yīng)用及施加于處理系統(tǒng)的總體設(shè)計(jì)約束條件，對(duì)所述狀態(tài)位進(jìn)行設(shè) 定的方式可有所不同。例如，當(dāng)從所述總線寄存器釋放由始發(fā)處理器發(fā)出且目的地為 第一目標(biāo)存儲(chǔ)器裝置的存儲(chǔ)器存取請(qǐng)求時(shí)，可清除始發(fā)處理器及第一目標(biāo)存儲(chǔ)器裝置 的狀態(tài)位。 一旦所述狀態(tài)位被清除，由始發(fā)處理器發(fā)出至第二目標(biāo)存儲(chǔ)器裝置的后續(xù) 強(qiáng)有序請(qǐng)求將導(dǎo)致存儲(chǔ)器屏障發(fā)送至第一 目標(biāo)存儲(chǔ)器裝置。所述狀態(tài)位將保持處于清 除狀態(tài)，直到第一目標(biāo)存儲(chǔ)器裝置的存儲(chǔ)器存取請(qǐng)求執(zhí)行完畢。可使用來(lái)自第一目標(biāo) 存儲(chǔ)器裝置的反饋來(lái)斷定所述狀態(tài)位。 一旦所述狀態(tài)位經(jīng)斷定，則由始發(fā)處理器發(fā)出 至第三目標(biāo)存儲(chǔ)器裝置的后續(xù)強(qiáng)有序請(qǐng)求將導(dǎo)致存儲(chǔ)器屏障產(chǎn)生器對(duì)原本發(fā)送至第一
目標(biāo)存儲(chǔ)器裝置的存儲(chǔ)器屏障進(jìn)行抑制。
前一個(gè)段落中的實(shí)例是假設(shè)第一目標(biāo)存儲(chǔ)器裝置可在存儲(chǔ)器存取請(qǐng)求執(zhí)行之后
產(chǎn)生反饋。然而，在某些處理系統(tǒng)中，存儲(chǔ)器裝置可能不會(huì)為弱有序請(qǐng)求提供反饋。 在其它處理系統(tǒng)中，所述反饋可只指示所述存儲(chǔ)器存取請(qǐng)求已被寫入至目標(biāo)存儲(chǔ)器裝 置內(nèi)的緩沖器中。在后一種情況下，無(wú)法使用來(lái)自目標(biāo)存儲(chǔ)器裝置的反饋來(lái)斷定對(duì)應(yīng) 的狀態(tài)位，因?yàn)橹钡揭欢螘r(shí)間之后才實(shí)際上執(zhí)行所述存儲(chǔ)器存取請(qǐng)求。在這些處理系 統(tǒng)中，需要另一種方法來(lái)設(shè)定所述狀態(tài)位。
在所述處理系統(tǒng)的一個(gè)實(shí)施例中，可使用所述存儲(chǔ)器屏障來(lái)設(shè)定所述狀態(tài)位。在 這個(gè)實(shí)施例中，可使用由存儲(chǔ)器屏障產(chǎn)生器針對(duì)強(qiáng)有序請(qǐng)求所產(chǎn)生的存儲(chǔ)器屏障來(lái)斷 定對(duì)應(yīng)的狀態(tài)位。當(dāng)從總線寄存器中釋放請(qǐng)求時(shí)，還可斷定強(qiáng)有序請(qǐng)求的狀態(tài)位。每 一狀態(tài)位將保持處于斷定狀態(tài)，直至隨后從總線寄存器中釋放對(duì)應(yīng)的弱有序請(qǐng)求。
參照?qǐng)D1-4，現(xiàn)在將提供一個(gè)實(shí)例來(lái)舉例說(shuō)明該后一個(gè)實(shí)施例的功能性。在這個(gè) 實(shí)例中，可對(duì)處理系統(tǒng)進(jìn)行配置，以使第一處理器102a可存取第一及第三存儲(chǔ)器裝置 104a、 104c。當(dāng)?shù)谝惶幚砥?02a發(fā)出至第一存儲(chǔ)器裝置104a的強(qiáng)有序請(qǐng)求在總線寄 存器202的輸出端處時(shí)，存儲(chǔ)器屏障產(chǎn)生器306會(huì)產(chǎn)生第三存儲(chǔ)器裝置104c的存儲(chǔ)器 屏障，假設(shè)第一處理器102在第三狀態(tài)寄存器307c中的狀態(tài)位被清除。當(dāng)從總線寄存 器202中釋放強(qiáng)有序請(qǐng)求時(shí)，斷定第一處理器104a在第一狀態(tài)寄存器307a中的狀態(tài) 位?？墒褂脕?lái)自解碼器204的信號(hào)(未顯示)來(lái)斷定所述狀態(tài)位。另外，當(dāng)將存儲(chǔ)器 屏障發(fā)送至第三解存儲(chǔ)器裝置104c時(shí)，斷定第一處理器102a在第三狀態(tài)寄存器307c 中的狀態(tài)位。
一旦強(qiáng)有序請(qǐng)求完成，則可從總線寄存器202釋放下一個(gè)請(qǐng)求。在這個(gè)實(shí)例中， 下一個(gè)請(qǐng)求是由第一處理器102a針對(duì)第三存儲(chǔ)器裝置104c發(fā)出的強(qiáng)有序請(qǐng)求。存儲(chǔ) 器屏障產(chǎn)生器306使用來(lái)自第二輸入寄存器304的數(shù)據(jù)，以除目標(biāo)存儲(chǔ)器裝置以外識(shí) 別第一處理器102a可存取的存儲(chǔ)器裝置(即，第一存儲(chǔ)器裝置104a)。存儲(chǔ)器屏障產(chǎn) 生器306可使用第一處理器102a在第一狀態(tài)寄存器307a中的狀態(tài)位來(lái)抑制通至第一 存儲(chǔ)器裝置104的存儲(chǔ)器屏障。然后，可從總線寄存器202釋放由第一處理器102發(fā)
出至第三存儲(chǔ)器裝置104c的強(qiáng)有序請(qǐng)求。第一處理器102a在第一及第三狀態(tài)寄存器 307a、 307c中的狀態(tài)位保持處于斷定狀態(tài)。
在這個(gè)實(shí)例中，總線寄存器202中的下一個(gè)請(qǐng)求是第一處理器102a發(fā)出至第一 存儲(chǔ)器裝置104a的弱有序請(qǐng)求?？闪⒓磸目偩€寄存器202將所述請(qǐng)求釋放至第一存儲(chǔ) 器裝置104a。可使用解碼器204來(lái)控制位于總線寄存器202輸出端處的總線開(kāi)關(guān)206， 且同時(shí)將信號(hào)提供至控制器208以清除第一處理器102a在第一狀態(tài)寄存器307中的狀 態(tài)位。
在這個(gè)實(shí)例中，總線寄存器202中的下一個(gè)請(qǐng)求是由第一處理器102a發(fā)出至第 三存儲(chǔ)器裝置104c的強(qiáng)有序請(qǐng)求。存儲(chǔ)器屏障產(chǎn)生器306使用來(lái)自第二輸入寄存器 304的數(shù)據(jù)，以除目標(biāo)存儲(chǔ)器裝置以外識(shí)別第一處理器102可存取的存儲(chǔ)器裝置(即， 第一存儲(chǔ)器裝置104a)。第一處理器102a在第一狀態(tài)寄存器307a的狀態(tài)位被清除， 且因此可產(chǎn)生針對(duì)第一存儲(chǔ)器裝置104a的存儲(chǔ)器屏障。當(dāng)將存儲(chǔ)器屏障發(fā)送至第三存 儲(chǔ)器裝置104c時(shí)，重新斷定第一處理器104a在第一狀態(tài)寄存器307a中的狀態(tài)位。當(dāng) 從總線寄存器202釋放強(qiáng)有序請(qǐng)求時(shí)，第一處理器102a在第三狀態(tài)寄存器307c中的 狀態(tài)位保持處于斷定狀態(tài)。
提供上述說(shuō)明旨在使所屬技術(shù)領(lǐng)域的技術(shù)人員能夠?qū)嵺`本文所述的各種實(shí)施例。 所屬技術(shù)領(lǐng)域的技術(shù)人員將易于得出對(duì)所述實(shí)施例的各種修改，且本文所界定的一般 原理可應(yīng)用于其它實(shí)施例。因此，權(quán)利要求書(shū)并非意欲限定于本文所示的實(shí)施例，而 是意欲賦予其與權(quán)利要求書(shū)語(yǔ)言相一致的完整范疇，其中除非明確指明，否則以單數(shù) 形式提及一個(gè)元件并非意欲表示「一個(gè)及僅一個(gè)」，而是意為「一個(gè)或多個(gè)」。本發(fā)明 通篇所述的為所屬技術(shù)領(lǐng)域的技術(shù)人員已知或隨后已知的各種實(shí)施例的全部等效結(jié)構(gòu) 及功能均以引用方式明確地并入本文中，且意欲由權(quán)利要求書(shū)所囊括。此外，無(wú)論在 權(quán)利要求書(shū)中是否明確闡述，本文揭示內(nèi)容都不打算貢獻(xiàn)于公眾。除非使用措辭「用 于…的裝置」明確地闡述權(quán)利要求要素，或在方法權(quán)利要求的情況下，使用措辭「用 于…的步驟」來(lái)闡述權(quán)利要求要素，否則不應(yīng)根據(jù)35 U.S.C. §112第六段的規(guī)定來(lái)解 釋任何權(quán)利要求要素。
權(quán)利要求
1、一種弱有序處理系統(tǒng)，其包括多個(gè)存儲(chǔ)器裝置；多個(gè)處理器，所述處理器的每一者均經(jīng)配置以向所述存儲(chǔ)器裝置中的一者或多者產(chǎn)生存儲(chǔ)器存取請(qǐng)求；及總線互連，其經(jīng)配置以使所述處理器介接到所述存儲(chǔ)器裝置，所述總線互連進(jìn)一步經(jīng)配置以通過(guò)如下方式對(duì)從始發(fā)處理器到目標(biāo)存儲(chǔ)器裝置的強(qiáng)有序存儲(chǔ)器存取請(qǐng)求強(qiáng)制執(zhí)行排序約束除了那些所述總線互連可證實(shí)不具有來(lái)自所述始發(fā)處理器的未執(zhí)行的存儲(chǔ)器存取請(qǐng)求的存儲(chǔ)器裝置以外，向所述始發(fā)處理器可存取的其它存儲(chǔ)器裝置的每一者發(fā)送存儲(chǔ)器屏障。
2、 如權(quán)利要求1所述的弱有序處理系統(tǒng)，其中所述接收存儲(chǔ)器屏障的其它存儲(chǔ) 器裝置的每一者經(jīng)配置以執(zhí)行任何來(lái)自所述始發(fā)處理器的未執(zhí)行的存儲(chǔ)器存取請(qǐng)求。
3、 如權(quán)利要求1所述的弱有序處理系統(tǒng)，其中所述總線互連進(jìn)一步經(jīng)配置以控 制所述處理器可存取的其它存儲(chǔ)器裝置的每一者的信號(hào)，并證實(shí)那些存儲(chǔ)器裝置中哪 些裝置不具有來(lái)自其各自信號(hào)的未執(zhí)行的存儲(chǔ)器存取請(qǐng)求。
4、 如權(quán)利要求3所述的弱有序處理系統(tǒng)，其中所述總線互連進(jìn)一步經(jīng)配置以響 應(yīng)于所述始發(fā)處理器的存儲(chǔ)器屏障被所述總線互連發(fā)送至所述存儲(chǔ)器裝置的一者，強(qiáng) 迫所述處理器可存取的其它存儲(chǔ)器裝置的所述一者的所述信號(hào)進(jìn)入第一狀態(tài)；所述總 線互連進(jìn)一步經(jīng)配置以在所述信號(hào)被強(qiáng)迫進(jìn)入所述第一狀態(tài)時(shí)證實(shí)所述其它存儲(chǔ)器裝 置的所述一者不具有任何未執(zhí)行的存儲(chǔ)器存取請(qǐng)求。
5、 如權(quán)利要求4所述的弱有序處理系統(tǒng)，其中所述總線互連進(jìn)一步經(jīng)配置以響 應(yīng)于從所述始發(fā)處理器到所述存儲(chǔ)器裝置的所述一者的弱有序存儲(chǔ)器存取請(qǐng)求，強(qiáng)迫 所述信號(hào)進(jìn)入第二狀態(tài)。
6、 如權(quán)利要求3所述的弱有序處理系統(tǒng)，其中所述總線互連進(jìn)一步經(jīng)配置以響應(yīng)于來(lái)自所述存儲(chǔ)器裝置的一者的不存在從所述始發(fā)處理器到所述存儲(chǔ)器裝置的所述 一者的未執(zhí)行的存儲(chǔ)器存取請(qǐng)求的反饋，強(qiáng)迫所述處理器可存取的其它存儲(chǔ)器裝置的所述一者的所述信號(hào)進(jìn)入第一狀態(tài)；所述總線互連進(jìn)一步經(jīng)配置以在所述信號(hào)被強(qiáng)迫 進(jìn)入所述第一狀態(tài)時(shí)證實(shí)所述其它存儲(chǔ)器裝置的所述一者不具有任何未執(zhí)行的存儲(chǔ)器 存取請(qǐng)求。
7、 如權(quán)利要求6所述的弱有序處理系統(tǒng)，其中所述總線互連進(jìn)一步經(jīng)配置以響應(yīng)于從所述始發(fā)處理器到所述存儲(chǔ)器裝置的所述一者的弱有序存儲(chǔ)器存取請(qǐng)求，強(qiáng)迫 所述信號(hào)進(jìn)入第二狀態(tài)。
8、 如權(quán)利要求1所述的弱有序處理系統(tǒng)，其中所述總線互連進(jìn)一步經(jīng)配置以通過(guò)如下方式對(duì)從始發(fā)處理器到目標(biāo)存儲(chǔ)器裝置的強(qiáng)有序存儲(chǔ)器存取請(qǐng)求強(qiáng)制執(zhí)行排序約束將所述強(qiáng)有序存儲(chǔ)器存取請(qǐng)求與存儲(chǔ)器屬性一同發(fā)送至所述目標(biāo)存儲(chǔ)器裝置， 所述存儲(chǔ)器屬性指示所述存儲(chǔ)器存取請(qǐng)求為強(qiáng)有序。
9、 一種弱有序處理系統(tǒng)，其包括-多個(gè)存儲(chǔ)器裝置；多個(gè)處理器，所述處理器的每一者均經(jīng)配置以向所述存儲(chǔ)器裝置中的一者或多者 產(chǎn)生存儲(chǔ)器存取請(qǐng)求；及總線互連，其具有用于使所述處理器介接到所述存儲(chǔ)器裝置的裝置；及用于通過(guò) 如下方式對(duì)從始發(fā)處理器到目標(biāo)存儲(chǔ)器裝置的強(qiáng)有序存儲(chǔ)器存取請(qǐng)求強(qiáng)制執(zhí)行排序約 束的裝置除那些所述總線互連可證實(shí)不具有來(lái)自所述始發(fā)處理器的未執(zhí)行存儲(chǔ)器存 取請(qǐng)求的存儲(chǔ)器裝置以外，向所述處理器可存取的其它存儲(chǔ)器裝置的每一者發(fā)送存儲(chǔ) 器屏障。
10、 一種總線互連，其包括總線開(kāi)關(guān)，其經(jīng)配置以將弱有序處理系統(tǒng)中的多個(gè)處理器介接到多個(gè)存儲(chǔ)器裝 置，所述處理器的每一者經(jīng)配置以向所述存儲(chǔ)器裝置中的一者或多者產(chǎn)生存儲(chǔ)器存取 請(qǐng)求；及控制器，其經(jīng)配置以通過(guò)如下方式對(duì)從始發(fā)處理器到目標(biāo)存儲(chǔ)器裝置的強(qiáng)有序存 儲(chǔ)器存取請(qǐng)求強(qiáng)制執(zhí)行排序約束除了那些所述控制器可證實(shí)不具有來(lái)自所述始發(fā)處 理器的未執(zhí)行的存儲(chǔ)器存取請(qǐng)求的存儲(chǔ)器裝置以外，向所述始發(fā)處理器可存取的其它 存儲(chǔ)器裝置的每一者發(fā)送存儲(chǔ)器屏障。
11、 如權(quán)利要求10所述的總線互連，其中所述控制器進(jìn)一步經(jīng)配置以控制所述 處理器可存取的其它存儲(chǔ)器裝置的每一者的信號(hào)，并證實(shí)那些存儲(chǔ)器裝置中哪些裝置 不具有任何來(lái)自其各自信號(hào)的未執(zhí)行的存儲(chǔ)器存取請(qǐng)求。
12、 如權(quán)利要求11所述的總線互連，其中所述控制器進(jìn)一步經(jīng)配置以響應(yīng)于所 述始發(fā)處理器的存儲(chǔ)器屏障被所述總線互連發(fā)送至所述存儲(chǔ)器裝置的一者，強(qiáng)迫所述 處理器可存取的其它存儲(chǔ)器裝置的所述一者的所述信號(hào)進(jìn)入第一狀態(tài)；所述控制器進(jìn)一步經(jīng)配置以在所述信號(hào)被強(qiáng)迫進(jìn)入所述第一狀態(tài)時(shí)證實(shí)所述其它存儲(chǔ)器裝置的所述 一者不具有任何未執(zhí)行的存儲(chǔ)器存取請(qǐng)求。
13、 如權(quán)利要求12所述的總線互連，其中所述控制器進(jìn)一步經(jīng)配置以響應(yīng)于從所述始發(fā)處理器到所述存儲(chǔ)器裝置的所述一者的弱有序存儲(chǔ)器存取請(qǐng)求，強(qiáng)迫所述信 號(hào)進(jìn)入第二狀態(tài)。
14、 如權(quán)利要求11所述的總線互連，其中所述控制器進(jìn)一步經(jīng)配置以響應(yīng)于來(lái) 自所述存儲(chǔ)器裝置的一者的不存在從所述始發(fā)處理器到所述存儲(chǔ)器裝置的所述一者的 未執(zhí)行的存儲(chǔ)器存取請(qǐng)求的反饋，強(qiáng)迫所述處理器可存取的其它存儲(chǔ)器裝置的所述一 者的所述信號(hào)進(jìn)入第一狀態(tài)；所述控制器進(jìn)一步經(jīng)配置以在所述信號(hào)被強(qiáng)迫進(jìn)入所述 第一狀態(tài)時(shí)證實(shí)所述其它存儲(chǔ)器裝置的所述一者不具有任何未執(zhí)行的存儲(chǔ)器存取請(qǐng) 求。
15、 如權(quán)利要求14所述的總線互連，其中所述控制器進(jìn)一步經(jīng)配置以響應(yīng)于從 所述始發(fā)處理器到所述存儲(chǔ)器裝置的所述一者的弱有序存儲(chǔ)器存取請(qǐng)求，強(qiáng)迫所述信 號(hào)進(jìn)入第二狀態(tài)。
16、 一種在弱有序處理系統(tǒng)中強(qiáng)制執(zhí)行強(qiáng)有序存儲(chǔ)器存取請(qǐng)求的方法，其包括 從多個(gè)處理器接收對(duì)多個(gè)存儲(chǔ)器裝置的存儲(chǔ)器存取請(qǐng)求，從始發(fā)處理器到目標(biāo)存儲(chǔ)器裝置的所述存儲(chǔ)器存取請(qǐng)求中的一者是強(qiáng)有序請(qǐng)求；及通過(guò)如下方式對(duì)所述強(qiáng)有序存儲(chǔ)器存取請(qǐng)求強(qiáng)制執(zhí)行排序約束除了那些其中可 證實(shí)不存在來(lái)自所述始發(fā)處理器的未執(zhí)行的存儲(chǔ)器存取請(qǐng)求的存儲(chǔ)器裝置以外，向所 述始發(fā)處理器可存取的其它存儲(chǔ)器裝置的每一者發(fā)送存儲(chǔ)器屏障。
17、 如權(quán)利要求16所述的方法，通過(guò)如下方式來(lái)強(qiáng)制執(zhí)行所述強(qiáng)有序請(qǐng)求控 制所述處理器可存取的其它存儲(chǔ)器裝置的每一者的信號(hào)，并證實(shí)那些存儲(chǔ)器裝置中哪 些裝置不具有任何來(lái)自其各自信號(hào)的未執(zhí)行的存儲(chǔ)器存取請(qǐng)求。
18、 如權(quán)利要求17所述的方法，其中通過(guò)如下方式來(lái)強(qiáng)制執(zhí)行所述強(qiáng)有序請(qǐng)求 響應(yīng)于所述始發(fā)處理器的存儲(chǔ)器屏障被所述總線互連發(fā)送至所述存儲(chǔ)器裝置的一者， 強(qiáng)迫所述處理器可存取的其它存儲(chǔ)器裝置中的所述一者的所述信號(hào)進(jìn)入第一狀態(tài)，所 述其它存儲(chǔ)器裝置中的所述一者不具有任何未執(zhí)行的存儲(chǔ)器存取請(qǐng)求的證實(shí)是基于所 述信號(hào)被強(qiáng)迫進(jìn)入所述第一狀態(tài)。
19、 如權(quán)利要求18所述的方法，其中通過(guò)如下方式來(lái)強(qiáng)制執(zhí)行所述強(qiáng)有序請(qǐng)求 響應(yīng)于從所述始發(fā)處理器到所述存儲(chǔ)器裝置的所述一者的弱有序存儲(chǔ)器存取請(qǐng)求，強(qiáng) 迫所述信號(hào)進(jìn)入第二狀態(tài)。
20、 如權(quán)利要求17所述的方法，其中通過(guò)如下方式來(lái)強(qiáng)制執(zhí)行所述強(qiáng)有序請(qǐng)求響應(yīng)于來(lái)自所述存儲(chǔ)器裝置的一者的不存在從所述始發(fā)處理器到所述存儲(chǔ)器裝置的所 述一者的未執(zhí)行的存儲(chǔ)器存取請(qǐng)求的反饋，強(qiáng)迫所述處理器可存取的其它存儲(chǔ)器裝置 中的所述一者的所述信號(hào)進(jìn)入第一狀態(tài)，所述其它存儲(chǔ)器裝置中的所述一者不具有任 何未執(zhí)行的存儲(chǔ)器存取請(qǐng)求的證實(shí)是基于所述信號(hào)被強(qiáng)迫進(jìn)入所述第一狀態(tài)。
21、 如權(quán)利要求14所述的方法，其中通過(guò)如下方式來(lái)強(qiáng)制執(zhí)行所述強(qiáng)有序請(qǐng)求-響應(yīng)于從所述始發(fā)處理器到所述存儲(chǔ)器裝置的所述一者的弱有序存儲(chǔ)器存取請(qǐng)求，強(qiáng)迫所述信號(hào)進(jìn)入第二狀態(tài)。
全文摘要
本發(fā)明涉及一種弱有序處理系統(tǒng)及用于在弱有序處理系統(tǒng)中強(qiáng)制執(zhí)行強(qiáng)有序存儲(chǔ)器存取請(qǐng)求的方法。所述處理系統(tǒng)包括多個(gè)存儲(chǔ)器裝置及多個(gè)處理器?？偩€互連經(jīng)配置以使所述處理器介接到所述存儲(chǔ)器裝置。所述總線互連進(jìn)一步經(jīng)配置以通過(guò)如下方式對(duì)從始發(fā)處理器到目標(biāo)存儲(chǔ)器裝置的強(qiáng)有序存儲(chǔ)器存取請(qǐng)求強(qiáng)制執(zhí)行排序約束除那些所述總線互連可證實(shí)不具有來(lái)自所述始發(fā)處理器的未執(zhí)行的存儲(chǔ)器存取請(qǐng)求的存儲(chǔ)器裝置以外，向所述始發(fā)處理器可存取的所述其它存儲(chǔ)器裝置的每一者發(fā)送存儲(chǔ)器屏障。
文檔編號(hào)G06F13/16GK101194240SQ200680017021
公開(kāi)日2008年6月4日 申請(qǐng)日期2006年3月23日 優(yōu)先權(quán)日2005年3月23日
發(fā)明者托馬斯·菲利普·施派爾, 托馬斯·薩托里烏斯, 理查德·杰拉爾德·霍夫曼, 詹姆斯·諾里斯·迪芬德?tīng)栙M(fèi)爾, 賈亞·普拉喀什·蘇布拉馬尼亞姆·賈納桑 申請(qǐng)人:高通股份有限公司