專利名稱：串行數據輸入系統的制作方法
技術領域：
本發(fā)明涉及一種輸入并保持從外部電路串行傳輸而來的數據的串行(serial)數據輸入系統。
背景技術：
以往，在數碼相機等中具備串行數據輸入系統，用于輸入并保持從微型計算機等的外部電路串行傳輸而來的顯示數據。圖12是這類串行數據輸入系統的框圖。該串行數據輸入系統包括接口電路10和串行數據輸入寄存器20。
從微型計算機對接口電路10輸入與時鐘CL同步被串行傳輸的數據DI(顯示數據SDI以及在該顯示數據SDI之前與時鐘CL同步被串行傳輸的8位地址數據A0～A7)、時鐘CL以及芯片使能(chip enable)信號CE。
然后，僅在上述地址數據A0～A7與接口電路10內預先存儲的IC固有地址數據一致的情況下，原樣輸出所述顯示數據SDI以及時鐘CL。下面，將從接口電路10輸出的時鐘CL稱作時鐘SCL。
串行數據輸入寄存器20，與從接口電路10輸出的時鐘SCL同步，對從接口電路10輸出的顯示數據SDI進行移位。該串行數據輸入寄存器20如圖13所示，通過串行連接分別由8個D-FF電路(延遲觸發(fā)電路)構成的4個移位寄存器組21、22、23、24而構成。而且，對所有的D-FF電路施加了時鐘SCL。
參照圖14的時序圖，對上述的串行數據輸入系統的動作進行說明。如果從微型計算機串行傳輸而來的地址數據A0～A7與IC固有地址數據一致，并且，芯片使能信號CE上升為高電平(high)，則從接口電路10輸出時鐘SCL，與該時鐘SCL的上升沿同步，32位的顯示數據D0～D31順次輸入到串行數據輸入寄存器20的移位寄存器組21～24，被移位。SD31～SD0是被保持在構成移位寄存器組21～24的各D-FF電路的Q端子中的輸出數據。這樣，32位的顯示數據D0～D31被輸入到串行數據輸入寄存器20。關于接口電路10，記載于專利文獻1中。
專利文獻1特開2005-94694號公報但是，在串行數據輸入寄存器20中，由于4個移位寄存器組21、22、23、24串行連接，對所有的D-FF電路施加時鐘SCL，所以，如果顯示數據D0～D31被串行輸入，則會導致在時鐘SCL的每一個時鐘，所有的D-FF電路中會流過數據更新用的貫通電流。因此，串行數據輸入寄存器20的位數(D-FF電路的數量)越多，在各D-FF電路的電源-地之間流過的貫通電流越會增加，結果，產生了系統整體的消耗功率增加的問題。而且，如果這樣的貫通電流增加，則由于電源噪聲也會增加，所以，為了EMC對策需要花費大量的勞力。
并且，如果串行數據輸入寄存器20的位數增加，則由于配置在IC芯片上的D-FF電路的數量增加，連接各D-FF電路之間的布線也增加，所以，容易在對各D-FF電路輸入的時鐘SCL之間產生延遲時間之差，存在D-FF電路會錯誤動作的可能性。因此，為了防止時鐘偏移(clockskew)需要花費大量的時間。

發(fā)明內容
本發(fā)明正是鑒于上述問題而提出的。
本發(fā)明的串行數據輸入系統，其特征在于，具備第一寄存器，其對被串行傳輸的數據與時鐘同步進行移位；時鐘計數器，其對所述時鐘進行計數，在變?yōu)榈谝挥嫈荡螖禃r輸出第一時鐘計數信號；和第二寄存器，其根據所述第一時鐘計數信號，并行地一并存儲被所述第一寄存器移位、且保持的數據。
根據本發(fā)明的串行數據輸入系統，即使通過一次串行傳輸而輸入的數據的位數增加，由于在串行數據輸入中，總是與時鐘同步而動作的寄存器只有第一寄存器，所以，可以抑制消耗電流的增加以及電源噪聲的增加。
而且，由于對時鐘偏移的防止對策而言，也是只要將重點放置到總是輸入時鐘的第一寄存器即可，所以，可以削減該對策所花費的時間。
并且，由于通過時鐘計數器對時鐘數量進行計數，所以，還可以檢測數據傳輸錯誤。


圖1是本發(fā)明第一實施方式所涉及的串行數據輸入系統的框圖。
圖2是圖1的接口電路的電路圖。
圖3是圖1的串行數據輸入寄存器的電路圖。
圖4是本發(fā)明第一實施方式所涉及的串行數據輸入系統的動作時序圖。
圖5是本發(fā)明第二實施方式所涉及的串行數據輸入系統的框圖。
圖6是圖5的串行數據輸入寄存器的電路圖。
圖7是本發(fā)明第二實施方式所涉及的串行數據輸入系統的動作時序圖。
圖8是本發(fā)明第三實施方式所涉及的串行數據輸入系統的框圖。
圖9是圖8的寄存器時鐘產生電路的電路圖。
圖10是本發(fā)明第三實施方式所涉及的串行數據輸入系統的第一動作時序圖。
圖11是本發(fā)明第三實施方式所涉及的串行數據輸入系統的第二動作時序圖。
圖12是以往例所涉及的串行數據輸入系統的框圖。
圖13是圖12的串行數據輸入寄存器的電路圖。
圖14是以往例所涉及的串行數據輸入系統的動作時序圖。
圖中10-接口電路，11-AND電路，12-數據寄存器時鐘輸出電路，13-CCB地址寄存器，14-CCB地址譯碼器，15-芯片使能檢測電路，15A-延遲電路，15B-反相器，15C-OR電路，15D-AND電路，16-地址對照信號寄存器，20-串行數據輸入寄存器，21～24-移位寄存器組，30-串行數據輸入寄存器，31-移位寄存器，32A、32B、32C-寄存器，33-反相器，34A、34B、34C-AND電路，40-數據輸入時鐘計數器，50-串行數據輸入寄存器，51-移位寄存器，52A、52B、52C-寄存器，53-鎖存脈沖產生電路，53A-延遲電路，53B-反相器，53C-NOR電路，54A、54B、54C-AND電路，60-顯示數據寄存器，70-控制數據寄存器，80-寄存器時鐘產生電路，81-脈沖產生電路，81A-延遲電路，81B-反相器，81C-NOR電路，82、83-AND電路，A0～A7-地址數據，BIT08、BIT16、BIT24-時鐘計數信號，BIT20、BIT28-時鐘計數信號，CE-芯片使能信號，CL-時鐘，D0～D31-顯示數據，DI-數據，EN-使能信號，ENDP-脈沖信號，LCK20、LCK28-寄存器時鐘信號，SCLP-鎖存脈沖信號，SCL-時鐘，SDI-顯示數據。
具體實施例方式
下面，對本發(fā)明第一實施方式所涉及的串行數據輸入系統進行說明。圖1是該串行數據輸入系統的框圖。串行數據輸入系統具備接口電路10、串行數據輸入寄存器30以及數據輸入時鐘計數器40。
與圖12的接口電路10基本相同，從微型計算機對接口電路10輸入與時鐘CL同步被串行傳輸的數據DI(顯示數據SDI以及在該顯示數據SDI之前與時鐘CL同步被串行傳輸的8位地址數據A0～A7)、時鐘CL以及芯片使能信號CE。而且，僅在所述地址數據A0～A7與接口電路10內預先存儲的IC固有地址數據一致時，接口電路10原樣地輸出所述顯示數據SDI以及時鐘CL。以下，將從接口電路10輸出的時鐘CL稱作時鐘SCL。
該接口電路10的具體電路結構如圖2所示，具備CCB地址寄存器13(CCB或Computer Control Bus的簡稱)，其取入與時鐘SCL同步被串行傳輸而來的地址數據A0～A7，對該地址數據進行保持；CCB地址譯碼器14，其對CCB地址寄存器13所保持的地址數據A0～A7進行解碼，并對照該解碼后的地址數據A0～A7與預先設定在IC中的IC固有地址是否一致，來產生地址對照信號(被對照時成為高電平的信號)；芯片使能檢測電路15，其檢測出芯片使能信號CE的上升沿以及下降沿；由觸發(fā)器構成的地址對照信號寄存器16，所述觸發(fā)器與芯片使能信號CE的上升沿同步地取入并保持地址對照信號，與其下降沿同步地被復位；被輸入數據DI以及地址對照信號寄存器16的輸出信號的AND電路11；和數據寄存器時鐘輸出電路12，其被輸入芯片使能信號CE、時鐘CL以及地址對照信號寄存器16的輸出信號。
所述芯片使能檢測電路15由延遲芯片使能信號CE的延遲電路15A、對延遲電路15A的輸出進行反相的反相器15B、分別被輸入芯片使能信號CE和反相器15B的輸出的OR電路15C以及AND電路15D構成。根據上述的接口電路10，如果地址對照信號寄存器16的輸出信號變?yōu)楦唠娖?，則通過AND電路11輸出顯示數據SDI，通過數據寄存器時鐘輸出電路12輸出時鐘SCL。
另外，數據輸入時鐘計數器40，對從接口電路10輸出的時鐘SCL進行計數，在成為規(guī)定的計數次數時，例如在成為8、16、24的計數次數時，輸出時鐘計數信號(脈沖信號)BIT08、BIT16、BIT24。
向串行數據輸入寄存器30，輸入時鐘SCL和從數據輸入時鐘計數器40輸出的時鐘計數信號BIT08、BIT16、BIT24以及顯示數據SDI。串行數據輸入寄存器30的具體電路結構如圖3所示，具有8位的移位寄存器31(第一寄存器)，其對被串行傳輸的數據與時鐘SCL同步地進行移位；寄存器32A、32B、32C(第二寄存器)，其根據時鐘計數信號(脈沖信號)BIT08、BIT16、BIT24，分別被并行地一并存儲保持在移位寄存器31的8位顯示數據。即，串行輸入寄存器30是32位的寄存器被4分割成各8位的寄存器，由下述部分構成根據時鐘SCL，能夠將顯示數據串行地輸入到8位的移位寄存器31(各D-FF電路的輸出數據SD31～SD24)；在時鐘SCL的計數次數為8時，能夠一并存儲保持在移位寄存器31中的顯示數據D0～D7的寄存器32A(各D-FF電路的輸出數據SD7～SD0)；在時鐘SCL的計數次數為16時，能夠一并存儲保持在移位寄存器31中的顯示數據D8～D15的寄存器32B(各D-FF電路的輸出數據SD15～SD8)；和在時鐘SCL的計數次數為24時，能夠一并存儲保持在移位寄存器31中的顯示數據D16～D23的寄存器32C(各D-FF電路的輸出數據SD23～SD16)。
為了能夠實現從移位寄存器31向各寄存器32A、32B、32C一并傳輸顯示數據，對AND電路34A、34B、34C輸入由反相器33公共反相的時鐘SCL，AND電路34A被輸入時鐘計數信號BIT08，AND電路34B被輸入時鐘計數信號BIT16，AND電路34C被輸入時鐘計數信號BIT24。
而且，AND電路34A的輸出被公共地輸入到寄存器32A的各D-FF電路的時鐘輸入端子C；AND電路34B的輸出被公共地輸入到寄存器32B的各D-FF電路的時鐘輸入端子C；AND電路34C的輸出被公共地輸入到寄存器32C的各D-FF電路的時鐘輸入端子C。由此，在確定移位寄存器31所保持的顯示數據之后，根據時鐘SCL的計數次數，移位寄存器31所保持的顯示數據被一并向各寄存器32A、32B、32C傳輸。
接著，參照圖4的時序圖，對上述串行數據輸入系統的動作進行說明。如果從微型計算機串行傳輸而來的地址數據A0～A7與IC固有地址數據一致，并且，芯片使能信號CE上升為高電平，則從接口電路10輸出時鐘SCL，與該時鐘SCL的上升沿同步，32位的顯示數據D0～D31被輸入到串行數據輸入寄存器30。
最初，顯示數據D0～D7與時鐘SCL的上升沿同步，被輸入到移位寄存器31，在時鐘SCL的計數次數變?yōu)?時，時鐘計數信號BIT08成為高電平，與時鐘SCL的下降沿同步，顯示數據D0～D7被一并存儲到寄存器32A。接著，如果顯示數據D8～D15被輸入到移位寄存器31，時鐘SCL的計數次數變?yōu)?6，則時鐘計數信號BIT16變?yōu)楦唠娖?，與時鐘SCL的下降沿同步，顯示數據D8～D15被一并存儲到存儲器32B。進而，如果顯示數據D16～D23被輸入到移位寄存器31，時鐘SCL的計數次數變?yōu)?4，則時鐘計數信號BIT24成為高電平，與時鐘SCL的下降沿同步，顯示數據D16～D23被一并存儲到存儲器32C。最后，顯示數據D24～D31被存儲到移位寄存器31。
根據本實施方式的串行數據輸入系統，如果輸入作為串行數據的顯示數據，則與以往系統相比，由于總是與時鐘SCL同步進行動作的串行數據輸入寄存器30內的寄存器，只是移位寄存器31，總是與時鐘SCL同步動作的D-FF電路的個數(8個)是整體D-FF電路個數(32個)的1/4，所以，能夠抑制消耗電流的增加以及電源噪聲的增加，并且，也可以容易地實施時鐘偏移的防止對策。另外，輸入到該串行數據輸入系統的數據除了顯示數據之外，也可以是其它的數據，例如用于控制顯示的控制數據。而且，可以根據需要，對移位寄存器31以及寄存器32A、32B、32C的個數和位數進行增減。
接著，對本發(fā)明第二實施方式所涉及的串行數據輸入系統進行說明。圖5是該串行數據輸入系統的框圖。與第一實施方式的不同之處是串行數據輸入寄存器50的電路結構。
串行數據輸入寄存器50如圖6所示，包括移位寄存器51(第一寄存器)，其與時鐘SCL同步地對被串行傳輸的數據進行移位；由鎖存電路構成的寄存器52A、52B、52C(第二寄存器)，其根據時鐘計數信號(脈沖信號)BIT08、BIT16、BIT24，分別并行地輸入保持在移位寄存器51的8位顯示數據。即，將由第一實施方式的D-FF電路構成的寄存器32A、32B、32C替換成由鎖存電路構成的寄存器52A、52B、52C。
而且，為了能夠從移位寄存器51向各寄存器52A、52B、52C一并輸送顯示數據，對AND電路54A、54B、54C共同輸入來自鎖存脈沖產生電路53的鎖存脈沖信號SCLP，對AND電路54A輸入時鐘計數信號BIT08，對AND電路54B輸入時鐘計數信號BIT16，對AND電路54C輸入時鐘計數信號BIT24。鎖存脈沖產生電路53是產生與時鐘SCL的下降沿同步的鎖存脈沖信號SCLP的電路，由延遲時鐘SCL的延遲電路53A、對延遲電路53A的輸出進行反相的反相器53B、和被輸入時鐘SCL與反相器53B的輸出的NOR電路53C構成。
接著，參照圖7的時序圖，對上述的串行數據輸入系統的動作進行說明。如果從微型計算機串行傳輸而來的地址數據A0～A7與IC固有地址數據一致，并且，芯片使能信號CE上升為高電平，則從接口電路10輸出時鐘SCL，與該時鐘SCL的上升沿同步，32位的顯示數據D0～D31被輸入到串行數據輸入寄存器50。
最初，顯示數據D0～D7與時鐘SCL的上升沿同步，被輸入到移位寄存器51，在時鐘SCL的計數次數變?yōu)?時，時鐘計數信號BIT08成為高電平，與鎖存脈沖信號SCLP同步，顯示數據D0～D7被一并存儲到寄存器52A。接著，如果顯示數據D8～D15被輸入到移位寄存器51，時鐘SCL的計數次數變?yōu)?6，則時鐘計數信號BIT16變?yōu)楦唠娖?，與鎖存脈沖信號SCLP同步，顯示數據D8～D15被一并存儲到寄存器52B。進而，如果顯示數據D16～D23被輸入到移位寄存器51，時鐘SCL的計數次數變?yōu)?4，則時鐘計數信號BIT24成為高電平，與鎖存脈沖信號SCLP同步，顯示數據D16～D23被一并存儲到寄存器52C。最后，顯示數據D24～D31被輸入到移位寄存器51。
根據第二實施方式的串行數據輸入系統，由于從時鐘SCL生成鎖存脈沖信號SCLP，基于該鎖存脈沖信號SCLP對移位寄存器51的顯示數據進行鎖存，所以，如果與第一實施方式的系統相比，則適用于時鐘SCL的頻率低的情況。在該情況下，根據第二實施方式的串行數據輸入系統，能夠與第一實施方式同樣，抑制消耗電流的增加以及電源噪聲的增加，并且，也可以容易地實施時鐘偏移的防止對策。
而且，根據第二實施方式的串行數據輸入系統，由于替代D-FF電路而通過鎖存電路構成了寄存器52A、52B、52C，所以，具有可以減小電路規(guī)模的優(yōu)點。另外，輸入到該串行數據輸入系統的數據除了顯示數據之外，也可以是其它的數據，例如用于控制顯示的控制數據。而且，可以根據需要，對移位寄存器51以及寄存器52A、52B、52C的個數和位數進行增減。
接著，對本發(fā)明第三實施方式所涉及的串行數據輸入系統進行說明。在串行數據輸入寄存器的次級，存在由對被串行傳輸而來的數據進行保持的D-FF電路、鎖存電路、存儲器等構成的寄存器。例如，顯示驅動IC等具有用于控制顯示的點亮/熄滅的顯示數據寄存器、控制顯示驅動IC的動作模式(振蕩電路的動作/停止的選擇、顯示驅動方式的選擇等)的控制數據寄存器。因此，本實施方式的串行數據輸入系統具備那樣的顯示數據寄存器或控制數據寄存器。
該串行數據輸入系統如圖8所示，在第一實施方式的系統(圖1)中，追加了28位的顯示數據寄存器60以及20位的控制數據寄存器70，并且，還追加了產生寄存器時鐘信號LCK28、LCK20的寄存器時鐘產生電路80，所述寄存器時鐘信號LCK28、LCK20用于從串行數據輸入寄存器30向顯示數據寄存器60、控制數據寄存器70傳遞顯示數據等。
寄存器時鐘產生電路80如圖9所示，包括脈沖產生電路81，其產生與使能信號EN的下降沿同步的脈沖信號ENDP；和兩個AND電路82、83，其分別被輸入來自數據輸入時鐘計數器40的時鐘計數信號(脈沖信號)BIT20、BIT28，并被共同輸入所述脈沖信號ENDP。而且，從AND電路82、83分別輸出寄存器時鐘信號LCK28、LCK20。
所謂的使能信號EN是指，接口電路10的地址對照信號寄存器16(參照圖2)的輸出信號。而且，時鐘計數信號BIT20、BIT28是在時鐘SCL的計數次數分別為20、28時，從數據輸入時鐘計數器40輸出的信號。并且，所述脈沖產生電路81由延遲使能信號EN的延遲電路81A、對該延遲電路81A的輸出進行反相的反相器81B、和被輸入該反相器81B的輸出與使能信號EN的NOR電路81C構成。
接著，參照圖10的時序圖，對在上述的串行數據輸入系統中，被輸入到串行數據輸入寄存器30的28位顯示數據向顯示數據寄存器60傳輸、存儲時的動作進行說明。如果從微型計算機串行傳輸而來的地址數據A0～A7與IC固有地址數據一致，并且，芯片使能信號CE上升為高電平，則從接口電路10輸出時鐘SCL，與該時鐘SCL的上升沿同步，28位的顯示數據D0～D27被輸入到串行數據輸入寄存器30。
最初，顯示數據D0～D7與時鐘SCL的上升沿同步，被輸入到移位寄存器31，在時鐘SCL的計數次數變?yōu)?時，時鐘計數信號BIT08成為高電平，與時鐘SCL的下降沿同步，顯示數據D0～D7被一并存儲到寄存器32A。接著，如果顯示數據D8～D15被輸入到移位寄存器31，時鐘SCL的計數次數變?yōu)?6，則時鐘計數信號BIT16變?yōu)楦唠娖剑c時鐘SCL的下降沿同步，顯示數據D8～D15被一并存儲到寄存器32B。進而接著，如果顯示數據D16～D23被輸入到移位寄存器31，時鐘SCL的計數次數變?yōu)?4，則時鐘計數信號BIT24成為高電平，與時鐘SCL的下降沿同步，顯示數據D16～D23被一并存儲到存儲器32C。最后，4位顯示數據D24～D27被存儲到移位寄存器31。
如上所述，如果28位的所有顯示數據全部被輸入到串行數據輸入寄存器30，則由于時鐘SCL的計數次數變?yōu)?8，所以，時鐘計數信號BIT28成為高電平，在使能信號EN的下降沿，存儲在寄存器32A的顯示數據D0～D7、存儲在寄存器32B的顯示數據D8～D15、存儲在寄存器32C的顯示數據D16～D23、存儲在移位寄存器31的顯示數據D24～D27，被向顯示數據寄存器60傳輸、存儲。
接著，參照圖11的時序圖，對在上述的串行數據輸入系統中，被輸入到串行數據輸入寄存器30的20位控制數據向控制數據寄存器70傳輸、存儲時的動作進行說明。
如果從微型計算機串行傳輸而來的地址數據A0～A7與IC固有地址數據一致，并且，芯片使能信號CE上升為高電平，則從接口電路10輸出時鐘SCL，與該時鐘SCL的上升沿同步，20位的控制數據D0～D19被輸入到串行數據輸入寄存器30。
最初，控制數據D0～D7與時鐘SCL的上升沿同步，被輸入到移位寄存器31，在時鐘SCL的計數次數變?yōu)?時，時鐘計數信號BIT08成為高電平，與時鐘SCL的下降沿同步，控制數據D0～D7被一并存儲到寄存器32A。接著，如果控制數據D8～D15被輸入到移位寄存器31，時鐘SCL的計數次數變?yōu)?6，則時鐘計數信號BIT16變?yōu)楦唠娖?，與時鐘SCL的下降沿同步，控制數據D8～D15被一并存儲到寄存器32B。最后，4位控制數據D16～D19被輸入到移位寄存器31。
如上所述，如果20位的控制數據D0～D19全部被輸入到串行數據輸入寄存器30，則由于時鐘SCL的計數次數變?yōu)?0，所以，時鐘計數信號BIT20成為高電平，在使能信號EN的下降沿，存儲在寄存器32A的控制數據D0～D7、存儲在寄存器32B的控制數據D8～D15、存儲在移位寄存器31的控制數據D16～D19，被向控制數據寄存器70傳輸、存儲。
另外，雖然上述的串行數據輸入系統使用了第一實施方式的串行數據輸入寄存器30，但是，在動作頻率足夠低的情況下，也可以使用第二實施方式的串行數據輸入寄存器50。如上所述，即使是在串行數據輸入寄存器30、50的次級，連接了各種數據保持用的寄存器的情況下，如果是串行數據輸入寄存器30、50總位數以下的串行數據，則可以將取入到串行數據輸入存儲器30、50的數據，存儲到次級的各種數據保持用的寄存器。
權利要求
1.一種串行數據輸入系統，具備第一寄存器，其與時鐘同步對被串行傳輸的數據進行移位；時鐘計數器，其對所述時鐘進行計數，在變?yōu)榈谝挥嫈荡螖禃r輸出第一時鐘計數信號；和第二寄存器，其根據所述第一時鐘計數信號，并行地一并存儲被所述第一寄存器移位、且保持的數據。
2.根據權利要求1所述的串行數據輸入系統，其特征在于，所述第一寄存器由D-FF電路構成。
3.根據權利要求1或2所述的串行數據輸入系統，其特征在于，所述第二寄存器由D-FF電路或鎖存電路構成。
4.根據權利要求1所述的串行數據輸入系統，其特征在于，具備接口電路，所述接口電路在所述被串行傳輸的數據之前，僅當被串行傳輸的地址數據和被預先存儲的固有地址數據一致時，將所述數據以及所述時鐘向所述第一寄存器輸出。
5.根據權利要求1或4所述的串行數據輸入系統，其特征在于，具備第三寄存器，其通過所述時鐘計數器對所述時鐘進行計數，在變成比所述第一計數次數大的第二計數次數時輸出第二時鐘計數信號，根據該第二時鐘計數信號，被輸入保持在所述第一寄存器以及所述第二寄存器中的數據。
6.根據權利要求5所述的串行數據輸入系統，其特征在于，所述第三寄存器是用于控制顯示的點亮以及熄滅的顯示數據寄存器、或者控制顯示驅動IC的動作模式的控制寄存器。
7.根據權利要求1、2、3、4、5、6所述的串行數據輸入系統，其特征在于，所述數據是顯示數據。
全文摘要
本發(fā)明提供一種串行數據輸入系統，能夠抑制消耗電流的增加以及電源噪聲的增加，并且，能夠容易地實施時鐘偏移的防止對策。包括移位寄存器(31)，其對被串行傳輸的顯示數據與時鐘(SCL)同步進行移位；數據輸入時鐘計數器(40)，其對時鐘(SCL)進行計數，在該計數次數變?yōu)?8、16、24)時，輸出對應的時鐘計數信號(BIT8、BIT16、BIT24)；和寄存器(32A、32B、32C)，其根據時鐘計數信號(BIT8、BIT16、BIT24)，并行地一并存儲在移位寄存器(31)中所保持的數據。
文檔編號G06F5/01GK1945489SQ20061014210
公開日2007年4月11日 申請日期2006年9月30日 優(yōu)先權日2005年10月6日
發(fā)明者德永哲也, 新井啟之, 木村毅 申請人:三洋電機株式會社