專利名稱：一種pu－mu－chl結構計算機核心設計的制作方法
技術領域：
本發(fā)明提供一種計算機核心部件結構設計技術，具體涉及到處理機、通道處理機和主存儲設備，外設通過內部總線連接技術等。
2.背景技術現(xiàn)在流行是一種CPU-M結構的計算機。這種計算機的核心部件主要有中央處理單元CPU和主存儲器M(簡稱內存)，它們通過內部總線連接，形成了CPU-M結構計算機的主體。為了與外部設備進行信息交換，CPU-M結構計算機又引進外部總線，用通道處理機(簡稱通道)通過外部總線完成內存與外設數(shù)據(jù)傳輸任務。這種結構計算機有如下幾大問題(1)多處理機共用一個內存，常發(fā)生內存沖突；(2)多設備共用一條內部總線，常發(fā)生內部總線沖突；(3)引入外部總線，部件協(xié)作復雜，造成系統(tǒng)軟件開銷過大；(4)單一內存的多任務執(zhí)行，軟件管理形式龐雜，系統(tǒng)效率低下。
造成以上問題的原因，主要來自于單內存，單內部總線的結構設計。
針對CPU-M計算機結構的缺陷，發(fā)明人姜詠江于2005年10月在《計算機應用與軟件》雜志，以《內存分塊并行計算機研究》為題，發(fā)表了PU-MU計算機核心結構設計思想。這種設計思想提出了執(zhí)行單位PU(Performance Unit)和存儲單位MU(Memory Unit)的概念，指出了以PU、MU結合的方式執(zhí)行程序的新思路，為計算機設計提供了一種全新的設計理念。
3.發(fā)明內容本發(fā)明的目的在于提供一種PU-MU-CHL結構計算機核心設計，這種設計使用多個存儲單位、多個執(zhí)行單位、多個通道處理機、多條內部總線，施行交換連通方式同時執(zhí)行多個程序，形成一種多內存多處理機的并行計算機系統(tǒng)。該設計能將通道處理機使用外部總線工作形式轉化為內部總線工作形式，能夠克服CPU-M結構計算機設計的缺點，為計算機研制開發(fā)提供了一種全新的設計方法。
本發(fā)明具體提供的是3個執(zhí)行單位、6個存儲單位、2個通道、30條內部總線的PU3-MU6-CHL2結構計算機核心設計技術。其中(1)執(zhí)行單位PU，由運算器及附屬設備、控制器及附屬設備、分析器及附屬設備組成一個整體，能夠與存儲單位MU通過內部總線連通，連通之后，能夠立即在系統(tǒng)時鐘的作用下，執(zhí)行MU中的程序；(2)存儲單位MU，由程序計數(shù)器、堆棧指針、累加器、地址指針、存儲器及附屬設備等組成一個整體，它可與PU連通執(zhí)行程序的，還可以與通道處理機CHL連通，連通之后，也能夠立即執(zhí)行MU中內存外設傳輸數(shù)據(jù)的程序；(3)通道處理機CHL，由通道控制器、通道指令分析器和一些附屬設備組成的一個整體，它以總線方式固定連接著若干個外部設備，它能與存儲單位MU通過內部總線連通方式連接，連通之后，能夠立即在系統(tǒng)時鐘的作用下，執(zhí)行MU中的通道程序；(4)可控通斷總線CCB(Can Control Bus)，由若干條中間連接著邏輯可控開關(雙向三態(tài)門電路)的導線組成，CCB兩端可以連接PU與MU，也可以連接CHL與MU，CCB不僅包含各種數(shù)據(jù)傳輸導線，而且包含各種控制信息傳輸?shù)膶Ь€；(5)總線通斷控制器BCE(Bus Control Equipment)，由標志寄存器、置位鎖存器和邏輯電路等組成的設備連通斷開裝置，它能夠根據(jù)PU、MU和CHL的請求連接標志寄存器的值，來確定MU與那個PU連通，或者MU與那個CHL連通，它控制著每對可連通的設備最多只能有一條CCB被接通；(6)PU、CHL簡單指令系統(tǒng)，由一些常用的計算機指令和PU-MU-CHL結構的特殊指令構成，指令是根據(jù)所給具體PU、CHL設計的，特殊指令包括轉向CHL執(zhí)行的PU指令和轉向PU執(zhí)行的CHL指令等；
本發(fā)明中執(zhí)行單位PU、存儲單位MU和通道CHL等，各自內部設備的連接都是總線方式的，因而PU與MU連通(或CHL與MU的連通)，就將雙方原總線上的各個設備通過總線連接在一起了，由于連通之后，控制線已經接通，所以各設備可以像原來就連接在一起一樣工作。
本發(fā)明中的PU3-MU6-CHL2結構計算機核心的每個MU與每個PU、CHL都有CCB連接著，由于不需要PU與CHL連接，因此共需要30條CCB。這30條CCB并不需要同時工作，不論何時，與MU連接的CCB中最多只能有一條被接通，其余與之連接的各條CCB都處于斷開狀態(tài)。PU3-MU6-CHL2結構計算機核心最多可以有5條CCB被接通，因此最多同時可以有5個MU在工作，另外沒有連通的MU處于等待狀態(tài)，如果每個MU的存儲器中都有一個程序，那么最多同時就可以運行5個程序，其中最多有2個程序在執(zhí)行輸入輸出操作，最多有3個程序在執(zhí)行非輸入輸出操作。
在程序執(zhí)行的過程中，每條CCB是否接通要由總線控制器BCE來指揮。BCE是根據(jù)PU、MU、CHL的連接請求標志位的值來指揮的，其中MU有分別與PU、CHL連接的請求位，PU、CHL都只有與MU連接的請求標志位。連接雙方對應連接請求標志位如果是“00”，規(guī)定保持原來的連通或斷開狀態(tài)不變；若是“01”或“10”，規(guī)定要施行斷開動作，其中連接請求標志位是“1”的一方，要從新尋求連接；若雙方對應連接請求標志位是“11”，那么必須按著優(yōu)先級順序施行連接，并在連通之后立即將雙方對應連接請求標志位變成“00”，這樣才能保持連通狀態(tài)。
本發(fā)明與現(xiàn)行計算機比較，程序運行效率極高。由于每個MU都自帶本身程序運行的“現(xiàn)場”，所以程序中斷時就不需要進行“現(xiàn)場保護”，將來恢復程序運行時也不需要“現(xiàn)場恢復”操作。利用多對PU和MU的動態(tài)對應連接，動態(tài)交換，可以真正地實現(xiàn)多個程序同時運行，而不是CPU-M結構意義的短時間內的程序交替執(zhí)行。在MU的數(shù)量足夠滿足PU連接需要的情況下，可以做到PU的“飽和”運行狀態(tài)，充分發(fā)揮處理機的作用。
4.


圖1是CPU-M結構的計算機核心。這是發(fā)明人自己設計的CPU-M結構簡單計算機。CPU由控制器CON，程序計數(shù)器PC、指令寄存器IR、堆棧指針SP、地址指針PTR、運算器ALU、累加器A、寄存器B、數(shù)據(jù)寄存器X、Y等組成。設備IN和OUT代表輸入輸出裝置，不屬于核心部件的范圍。存儲器M包括隨機存儲器RAM和附屬地址寄存器MAR。
這個計算機，內部總線16條，高5位可以傳輸機器指令的操作碼，剩下的低11位可以傳輸操作數(shù)，可以傳輸處理16位的數(shù)據(jù)，因而數(shù)據(jù)寄存器和隨機存儲器RAM都是16位的。由于地址線有8條，所以存儲器最多有256個存儲單元。該計算機的地址寄存器MAR、程序計數(shù)器PC、指針寄存器PTR、堆棧指針SP等涉及地址信息設備都是8位的。X、Y、IN、OUT都是16位的數(shù)據(jù)寄存器。通過總線進行數(shù)據(jù)交換的設備都有L門和E門控制線，可以通過它們控制從總線接收或發(fā)送數(shù)據(jù)。PTR和SP都有加1減1控制端，能夠進行加1和減1操作。IN是16位可輸入寄存器，OUT是帶有發(fā)光二極管組的16位輸出寄存器。
帶有標識的短線都是控制線，E帶有腳標的為輸出控制線，L帶腳標的是輸入控制線；除了Clr與Clk之外，C開頭的控制線是加一控制線，D開頭的控制線是減一控制線；Me、IO是決定RAM的讀寫線，Su是減法控制線；為了能夠在16位的數(shù)據(jù)中獲得8位的地址(也可以獲得8位的有效數(shù)據(jù))信息，特地將數(shù)據(jù)寄存器X的高8位引出了復位控制端Rx，當Rx＝1時，X的高8位就變成了“00000000”。例如X＝1111011100011011，當Rx＝1后，寄存器X的值就變成X＝0000000100011011。Nf是指示累加器A中的數(shù)是負數(shù)的標志，Zf是指示累加器A中的數(shù)是0的標志。圖中雙線中的數(shù)，表示導線的數(shù)量。
CPU-M結構計算機核心部件的最大特點是一個CPU中包含一個程序計數(shù)器PC，并用PC確定全部程序的執(zhí)行順序。
圖2是計算機核心部件PU-MU結構，虛線框起的部分是PU，其余的部分都包含在MU中。這種結構設計的要點是●將程序計數(shù)器PC移入MU；●將累加器A移入MU；●將算術邏輯部件ALU的一個數(shù)據(jù)寄存器換成同B一樣的寄存器C；
●將IR、CON、B、C、ALU組成一體，專門來執(zhí)行指令，記為PU；●將RAM、MAR、A、PC、SP、PTR、X、Y組成一體，專門存儲指令和數(shù)據(jù)，記為MU。
圖中雙線中的數(shù)，表示導線的數(shù)量。
圖3是計算機核心部件CHL-MU結構，虛線框起的部分是CHL。CHL沒有運算器，連接著所有與之連接的外部設備的工作緩沖區(qū)DV，并通過L門和E門(輸入輸出控制線)決定輸入輸出。IR中有指令分析設備，CON中有控制矩陣來決定外部設備和輸入輸出方向等。圖中雙線中的數(shù)，表示導線的數(shù)量。
圖4是計算機核心部件PU1-MU2結構。這是1個PU和2個MU組織在一起的PU1-MU2結構計算機核心部件，圖中k1、k2是2個雙向三態(tài)門組組成的可控開關的控制端，ki＝1時(i＝1、2)，該組總線線路(包括控制線)接通，否則斷開。圖中雙線中的數(shù)，表示導線的數(shù)量。
MUi(i＝1、2)與PU總線接通時，MUj(j＝1、2，j≠i)就與PU斷開，在機器時鐘的作用下，就開始執(zhí)行MUi中的程序。
圖5是計算機核心部件PU3-MU6結構設計。這是3個PU和6個MU組織在一起的計算機核心部件結構示意圖。PU和MU形成了兩組，組間元素之間都有內部總線CCB連接，共有18組總線，每組總線都用可控開關組管理線路通斷?？煽亻_關組用專門的控制設備BCE來管理。
圖6是計算機核心部件PU3-MU6-CHL2結構設計。這是在圖4的基礎上增加2個通道CHL形成的，CHL仍然使用內部總線CCB與各MU連接。所有的外部設備都連接在某個CHL上，由通道CHL通過外部設備緩沖區(qū)DV進行與內存的數(shù)據(jù)交換。
圖7是PU3-MU6計算機結構總線自動通斷控制邏輯電路。p1、p2、p3、M1、M2、M3、M4、M5、M6是PU與MU申請連接的標志寄存器組，統(tǒng)一用時標Clk控制。整個電路運用標志寄存器組的標志位來確定各總線的通斷。p1、p2、p3分別是PU1、PU2、PU3的連接請求標志位，M1、M2、M3、M4、M5、M6分別是MU1、MU2、MU3、MU4、MU5、MU6的連接請求標志位。E1～E18是18個雙向三態(tài)門組組成的可控開關組的控制端。U1、U2、U3是PU1、PU2、PU3的申請連接標志位寄存器的復位端，T1、T2、T3、T4、T5、T6是MU1、MU2、MU3、MU4、MU5、MU6的申請與PU連接標志位寄存器的復位端。
標志寄存器的各自的輸入端分別是D1、D2、D3、D4、D5、D6、D7、D8、D9，各寄存器由相應的Li門(i＝1、2、…、9)控制輸入和持續(xù)時間，各寄存器的輸出端就用寄存器名標注，分別是p1、p2、p2、M1、M2、M3、M4、M5、M6，這些線直接成為了設備連接優(yōu)先級電路的輸入線。
設備連接優(yōu)先級電路的輸出線C2C1R3R2R1就是開關確定電路的輸入線。開關確定電路的輸出線有18條，就是18個可控開關的控制線E1～E18。
E1～E18又是下面或門復位邏輯控制電路的輸入線，或門輸出端各連接一個微分電路。微分電路的輸出端直接連接在相應標志寄存器的復位端。
圖8是一位寄存器電路。(a)是標志寄存器，x是輸入端，y是輸出端，L是輸入控制線，Clk是時標線，Clear是復位控制線。(b)是置位鎖存器與可控開關符號。置位鎖存器是將輸入端與輸入控制線連在一起的標志寄存器，輸出端直接連接在可控開關k的控制端上。
圖9是計算機核心部件PUm-MUn-CHLk結構示意圖。圖中m、n、k都是自然數(shù)，表達的是同種設備的數(shù)量。中間的部分是總線通斷控制器BCE，它控制著PU、CHL與MU的動態(tài)連接。
5.具體實施方式
一種PU-MU-CHL結構計算機核心設計，可以構造單處理機系統(tǒng)或多處理機系統(tǒng)，實際上兩者之間只是PU、MU、CHL數(shù)量上的差異而已。這里僅以計算機核心部件PU3-MU6-CHL2結構的計算機為例加以說明，掌握了這種具體計算機的結構設計，任何一種PU-MU-CHL結構計算機核心設計都不會有問題了。PU3-MU6-CHL2結構的計算機設計具體可以按如下步驟實施。
(1)總體構造PU、MU、CHL的數(shù)量PU-MU-CHL結構計算機核心設計要預先考慮計算機系統(tǒng)的需要和能力，確定PU、MU、CHL的數(shù)量，如果三者的數(shù)量分別用m、n、k來表示，那么一般情況下應該有n＞m＞k，當然如果大量的工作是數(shù)據(jù)交換，根據(jù)需要也可以考慮n＞k＞m。設定了PU、MU、CHL的數(shù)量，就確定了可控通斷總線CCB的條數(shù)，CCB的總數(shù)是n×(m+k)。
(2)構造PU、MU和CHLPU-MU-CHL結構計算機核心設計中構造PU、MU、CHL要有整體考慮，要根據(jù)計算機功能來布置總線連接的設備，組織好內部的聯(lián)絡。下面結合附圖以具體的設計例子來說明設計方法。
1)PU與MU結構設計圖1是出于程序設計功能考慮的CPU-M連接結構，該結構可以設計出一般的指令系統(tǒng)，可以實現(xiàn)程序設計的基本結構形式，其中包括順序結構、分支結構、循環(huán)結構和子程序調用結構。該計算機結構可以進行算術加減法運算，可以實現(xiàn)成塊數(shù)據(jù)處理，可以通過寄存器IN和OUT與外設進行數(shù)據(jù)交換?？梢詫⑦@個簡單的CPU-M結構的計算機轉化成PU-MU-CHL結構設計。
圖2是計算機核心部件PU-MU結構，虛框之內的部分就是執(zhí)行單位PU，虛框以外的部分就是存儲單位MU。圖中PU的設備與MU的設備是通過內部總線連接在一起的，PU與MU之間沒有可控開關組控制通斷。如果將PU與MU之間的所有連接導線都加上可控開關組控制通斷，那么就形成了PU與MU之間用CCB連接的PU-MU結構。
2)CHL與MU結構設計圖3是將CHL與MU相連接形成的CHL-MU結構，虛框中是CHL，其中DV1～DVn是外部設備，CHL直接控制設備的緩沖區(qū)，因而緩沖區(qū)也屬于CHL的組成部分。這里將緩沖區(qū)用外部設備標識標注，外部設備和緩沖區(qū)的結構在此不進行討論。CHL-MU結構可以設置RAM與DV1～DVn的數(shù)據(jù)傳輸指令，數(shù)據(jù)傳輸指令由CHL的指令分析器IR和控制器CON分析控制執(zhí)行。將圖中CHL與MU的所有連接導線都加上可控開關組控制通斷，那么就形成了CHL與MU之間用CCB連接的CHL-MU結構。
(3)PU3-MU6-CHL2結構設計1)PU3-MU6連接結構圖4是1個PU與2個MU連接的結構設計，它們之間的連接使用了CCB，k1k2是CCB的控制端，控制k1k2的值，就能夠選擇不同的MU與PU連接。圖5是PU3-MU6連接結構，共有18條CCB連接在PU與MU之間，CCB的控制端一律都由總線通斷控制器BCE控制。
2)PU3-MU6-CHL2連接結構圖6是計算機核心部件PU3-MU6-CHL2結構設計，共有30條CCB總線分兩組將PU、CHL與MU連接起來，CCB根據(jù)需要接通和斷開，所有的CCB控制端都由總線通斷控制器BCE控制。
(4)PU3-MU6-CHL2總線對應連接控制設計1)整體控制思想PU3-MU6-CHL2結構要分別建立MU與PU，MU與CHL的連接線路，同種設備之間，PU與CHL之間沒有線路連接。不論那種設備，工作狀態(tài)中，只能與對應的惟一的一個設備連接，為達到這一功能，必須在每組線路上加裝雙向三態(tài)門可控開關組，以便按需要控制通斷。PU3-MU6連接線路共有18條，要加18個可控開關組，MU6-CHL2連接線路共有12條，要加裝12個可控開關組。
為能夠進行線路自動通斷控制，在內部總線連接控制器內，為每個MU設立申請連接CHL標志寄存器和申請連接PU標志寄存器，為每個CHL和PU都設立一個連接請求寄存器。PU3-MU6-CHL2結構在總線連接控制器內，共要設置17個1位寄存器，寄存器中的數(shù)據(jù)就是1個標志位。表1所列的是設備設置的連接請求標志位名稱，也用這個名稱代表相應標志寄存器。
表1設備的請求連接標志寄存器名稱 為了進行有效地控制，規(guī)定同類設備序號小的連接優(yōu)先級高，還規(guī)定，一個MU的兩個申請連接位最多只能有一個值是“1”。
連接標志位對連接的狀態(tài)可以規(guī)定是“00”保持狀態(tài)；“01”或“10”表示斷開；“11”施行連接。
2)PU3-MU6連接優(yōu)先級電路設計PU3-MU6連接的優(yōu)先級設計可以用表2給出(為了書寫邏輯函數(shù)方便，表中每一條線都用一個字母表示)。將各開關的地址編碼用PU二進制地址編碼C2C1和MU的二進制地址編碼R3R2R1的組合C2C1R3R2R1來表示，開關組用Ek(k＝1、2、…、18)標識出來，并認為就是相應開關組的控制線。
在如上的假定條件之下，PUi(i＝1、2、3)和MUj(j＝1、2、3、4、5、6)的雙方連接順序都是從最小的空閑號設備開始。由于只要優(yōu)先級高的設備提出連接申請，優(yōu)先級低的設備無論如何也不會形成連接，故而是與后者無關的，所以優(yōu)先級真值表應該是表2表達的形式。
表2PU-MU內部線路自動連接優(yōu)先級設計 表2中左邊9列變量的值“1”，表示對應設備請求連接，值為“0”表示不請求連接。A～I分別代表3個PU和6個MU的連接請求。因變量L～z是5條地址線，它們組成18個開關組控制線的地址。
分析表2的自變量和因變量關系，可以得到開關地址線的邏輯函數(shù)(下列表達式中用“’”表示邏輯“非”運算)。
L＝A’B’C(D+D’E+D’E’F+D’E’F’G+D’E’F’G’H+D’E’F’G’H’I)M＝A’B((D+D’E+D’E’F+D’E’F’G+D’E’F’G’H+D’E’F’G’H’I)X＝(A+A’B+A’B’C)(D’E’F’G+D’E’F’G’H+D’E’F’G’H’I)Y＝(A+A’B+A’B’C)(D’E+D’E’F+D’E’F’G’H’I)Z＝(A+A’B+A’B’C)(D+D’E’F+D’E’F’G’H)將這些函數(shù)化簡可以得到開關組地址線的函數(shù)，將這些函數(shù)的電路畫出就是“設備連接優(yōu)先級電路”。再由5條地址線做自變量，可以得到各開關控制線的邏輯函數(shù)。
E1＝L’M’X’Y’ZE2＝L’M’X’YZ’E3＝L’M’X’YZ………………E18＝LM’XYZ’由這些函數(shù)得到的連接邏輯電路叫“確定開關電路”。
3)PU3-MU6開關控制邏輯設計開關的接通與否是受PU，MU的申請連接標志位控制的，PU、MU的申請連接可以用二元組(p，m)的值來說明。(p，m)值的意義如下(p，m)＝(0，0)時，PU、MU保持原狀態(tài)；
(p，m)＝(0，1)時，PU、MU斷開連接；(p，m)＝(1，0)時，PU、MU斷開連接；(p，m)＝(1，1)時，PU、MU實行連接。
從(p，m)的值能夠知道，當一個開關的控制端Ek＝1時，相應的設備的二元組(p，m)的值是(1，1)，如果不將這個值及時變成(0，0)，那么優(yōu)先級電路會認為這2個設備還需要建立連接，如果此時恰有優(yōu)先級較高的設備提出連接申請，那么已經建立的連接就可能會斷開，這就不能夠保證正常的工作。為此當Ek＝1之后，必須立即將對應的(p，m)值變成(0，0)，以便這兩個連接的設備不再參與連接競爭。
要使(p，m)值從(1，1)變成(0，0)必須在機器的下一個節(jié)拍完成，而且一直要保持到兩個設備需要斷開的時候為止。這項功能可以用反饋實現(xiàn)。另一方面，雙向三態(tài)門電路的控制端，要求在連接的過程中一直保持值為“1”，而優(yōu)先級電路使Ek＝1可能是瞬間的情況，因此也不能直接將Ek和雙向三態(tài)門電路的控制端直接連在一起。為此在雙向三態(tài)門電路控制端的前面連接一個置位鎖存器，該置位鎖存器輸入是“1”時，寄存器的置位，而當輸入是“0”時，由于L門封閉，故不可能發(fā)生數(shù)據(jù)改變。要想改變這個置位鎖存器的值，惟一的辦法就是用復位端Clear置“1”解決。這個寄存器可以將“1”留住一段時間，因此叫置位鎖存器。
置位鎖存器的復位端Clear直接納入控制總線，成為總線控制字中的一員，這樣斷開總線的連接，就用指令來完成。
4)MU6-CHL2連接優(yōu)先級電路設計MU6-CHL2開關控制邏輯設計和PU3-MU6的邏輯設計有一些不同，連接控制由四元組(mc，mf，c，cf)的值來決定的。四元組(mc，mf，c，cf)中mf、cf是通道編號，這里只有2個通道，用1條線就可以表示了，如果是4個通道，就得用2條線表達。產生連接的條件是(1，0，1，0)或(1，1，1，1)，因為每個編號的通道都只有1個，所以通道一方連接沒有優(yōu)先級問題，而是用通道編號核對。在MU一方，因為可能有多個MU同時連接同一個通道，所以必須使用優(yōu)先級電路解決沖突。通過表3可以求得相應的變量邏輯表達式。
表3CHL-MU內部線路自動連接優(yōu)先級設計 M＝BCD((E+E’F+E’F’G+E’F’G’H+E’F’G’H’I+E’F’G’H’I’J)X＝(AC’D’+BCD)(E’F’G’H+E’F’G’H’I+E’F’G’H’I’J)Y＝(AC’D’+BCD)(E’F+E’F’G+E’F’G’H’I’J)Z＝(AC’D’+BCD)(E+E’F’G+E’F’G’H’I)繼而可以求出開關依據(jù)地址線M、X、Y、Z表達的邏輯關系式。
K1＝M’XYZK2＝MXY’Z……………K12＝MXYZ’依據(jù)這些表達式就能對應得到開關地址線和開關控制線的邏輯電路。
5)MU6-CHL2開關控制邏輯設計注意，對于CHL來說，cf的值是固定的，這里僅有2個，CHL1中cf＝0，CHL2中cf＝1，如果通道多于2個，那么cf就是一個多位二進制數(shù)。對于MU來說mf是可變的，需要與CHL1連接時，mf＝0，需要與CHL2連接時，mf＝1，這些設置一般由指令完成。
使用中，MU與CHL連接起作用的有二元組(c，mc)和(cf，mf)，(c，mc)的值決定狀態(tài)，而(cf，mf)只起核對設備的作用。在MU提出連接CHL的申請時，要將標志位mc置位(mc＝1)，但只要MU的CHL申請標志位mc為“1”，那么MU的PU申請連接標志位m就得變?yōu)椤?”，這是為了數(shù)據(jù)正確性的需要。
MU6-CHL2控制邏輯具體設計與PU3-MU6電路設計雷同，在此從略。
(5)邏輯控制電路工作原理PU3-MU6-CHL2結構計算機啟動之初，每個PU、CHL都設置為提出連接申請，每個MU都會設置成提出與CHL連接的申請。這種情況，MU只會與CHL按著優(yōu)先順序連接，而不會與PU連接。與CHL連接之后，立即會使已經連接上的CHL的連接請求位復位，MU的要求與CHL的連接請求位復位，使它們不再參與連接競爭。連接之后，CHL立即會從MU存儲器的初始位置開始執(zhí)行管理程序，從默認的輸入緩沖區(qū)將要執(zhí)行的程序讀入存儲器，并將該程序執(zhí)行的地址放入MU的程序計數(shù)器，最后將MU的要求與PU連接請求位用指令置“1”，將CHL連接請求位用指令置“1”，這樣就會斷開這個MU與CHL的連接，MU會投入與PU的連接的競爭，而CHL將回到與另外要求與CHL連接的競爭中。
已經裝入了可執(zhí)行程序的MU，通過連接優(yōu)先級電路獲得與PU的連接，連接之后會立即將雙方的申請位復位，退出連接競爭。連接好的PU、MU就會根據(jù)程序計數(shù)器的指示執(zhí)行程序。
執(zhí)行中的程序如果需要輸入輸出，那么需要用指令填寫MU的CHL申請連接位，指定通道序號，指定外設，指定內存數(shù)據(jù)位置等，然后將所連接的PU的連接申請位置位，這樣會斷開PU與MU的連接，將MU投入到連接CHL的競爭，將PU投入另外的與MU連接的競爭當中。程序執(zhí)行完成的變化情況也大體如此，只是指定MU要連接的是程序輸入設備。
(6)PU3-MU6-CHL2結構計算機指令設計表4、5是PU-MU-GHL結構的計算機一些指令設計，設計中要注意兩點第一、任何一條指令的初始信息和結果信息都要放在MU中；第二、所有的輸入輸出都是經過CHL進行的。
表4PU指令系統(tǒng)設計
表5CHL指令系設計 由于徹底地劃分了存儲單位和執(zhí)行單位，PU-MU-CHL結構和CPU-M結構計算機相比，相同指令的基本動作會有所改變。
例如，減法指令SUB的例行程序，CPU-M結構計算機原為①Ep＝1，Lm＝1(將PC的值送到MAR選中指令)；②Me＝1，Li＝1(將RAM的內容送到寄存器IR，將指令取出)；③Cp＝1(PC加1)；④Ei＝1，Lm＝1(IR的低8位送到MAR，選中指令指示的地址)；⑤Me＝1，Lb＝1(RAM的內容送到B)；⑥Eu＝1，La＝1，IO＝1(ALU的內容送到A)。
PU-MU-CHL結構計算機的減法指令SUB的例行程序變?yōu)棰貳p＝1，Lm＝1(將PC的值送到MAR選中指令)；②Me＝1，Li＝1(將RAM的內容送到寄存器IR，將指令取出)；③Cp＝1(PC加1)；④Ei＝1，Lm＝1(IR的低8位送到MAR，選中指令指示的地址)；⑤Me＝1，Lb＝1(RAM的內容送到B)；⑥Ea＝1，Lc＝1(A的內容送到C)；⑦Eu＝1，La＝1，IO＝1(ALU的內容送到A)。
雖然這樣劃分之后例行程序增加了一個節(jié)拍，然而會對多道程序的并發(fā)執(zhí)行帶來不小的優(yōu)勢。從例行程序的例子可以看到PU-MU-CHL結構計算機所有指令的初始信息來自MU，而執(zhí)行的結果信息全部信息都回收到MU，這就使PU或CHL完全成為了一個“加工廠”，因而一個MU的程序指令執(zhí)行完成之后，可以立即換到另一個MU的程序執(zhí)行，實現(xiàn)了程序執(zhí)行的交替。由于程序執(zhí)行的環(huán)境就保存在程序所在的MU中，所以不用額外地產生“現(xiàn)場”保存和恢復的開銷，必然提高計算機的運行效率。
(8)程序設計方式由于PU-MU-CHL結構計算機運行當中，可以任意地進行PU執(zhí)行方式和CHL執(zhí)行方式的交換，故而通道指令和處理機指令完全可以混在一個程序中書寫，常用功能程序可以編寫成子程序調用，十分方便。由于程序中斷執(zhí)行和恢復運行取決于MU是否與PU連接或者與CHL連接，故而不需要建立額外的實體來控制程序的這種狀態(tài)變換，可以取消“進程”的引入，程序運行管理更加方便。由于MU中有堆棧，一般子程序的調用仍然可以使用。如果要多次地運行一個程序，可以將其分別放入不同的MU，這樣就完全能達到執(zhí)行中互不干擾。
PU-MU-CHL結構計算機采用的是真正并行執(zhí)行方式，不同的程序之間沒有執(zhí)行中的“臨界資源”，因而不必考慮如何達到互斥執(zhí)行的情況，在管理上簡單方便。
權利要求
1.一種PU-MU-CHL結構計算機核心設計，總體上仍然采用總線結構來關聯(lián)各種設備，拋棄了CPU-M方法中一個CPU使用一個程序計數(shù)器來控制計算機全體程序運行的做法，改用記錄程序和程序運行環(huán)境的存儲單位MU來決定各自程序的運行條件，用執(zhí)行單位PU與MU結合來執(zhí)行程序，這樣就形成了一個處理機可以對應多個地位相同的存儲器的計算機結構，反之，一個存儲器也可以對應多個地位相同的處理機，其中也包括專門用于傳輸數(shù)據(jù)的通道處理機。利用PU-MU-CHL結構設計技術很容易組織并行計算機系統(tǒng)，而且并行的處理機和存儲器的組合數(shù)量沒有限制。傳統(tǒng)的并行計算機由于共用一個內存，即使在處理機使用高速緩存(cache)，也仍然不能夠作到各處理機的同時運行，并且處理機的數(shù)量增加，內部總線的數(shù)量和內存的數(shù)量都不會增加，這樣的結構還受到內存與高速緩存數(shù)據(jù)傳輸速度的限制，在一定的處理機數(shù)量之上，整機的效率會急遽下降。PU-MU-CHL結構的計算機，完全不會出現(xiàn)CPU-M計算機的這種問題，因為隨著處理機和存儲器的增加，也就是PU、MU或CHL的增加，總線的數(shù)量也會隨之增加，每個運行的程序都有自己的運行環(huán)境和自己使用的總線，雖然同處在一個計算機中同時運行，但彼此之間互不干擾。這種真正的并行運行，會帶來高級別的工作效率是不言而喻的。一種PU-MU-CHL結構計算機核心設計，其特征是一個計算機中使用多條內部總線連接處理機(PU、CHL)和內存設備(MU)，連接在處理機和內存間的總線可以連通，利用連通總線能夠傳輸信息，有專門的硬件控制設備，解決要求連通一方與哪一個對方連接的總線連通，連通的兩部分形成總線結構的一個整體，借助系統(tǒng)時鐘自動執(zhí)行程序，形成多個程序同時運行；另外，如果是CHL與MU連通，那么執(zhí)行的程序就是在進行輸入輸出，外設與內存的數(shù)據(jù)交換，不是通過外部總線進行，而是通過內部總線完成的。
2.如權利要求1所述的一種PU-MU-CHL結構計算機核心設計，其特征在于所述PU、CHL與MU的自動連通設計和程序自動執(zhí)行，確定執(zhí)行指令的程序計數(shù)器和堆棧指針等，在每個MU中都各有一個。
3.如權利要求2所述的一種PU-MU-CHL結構計算機核心設計，其特征在于通過對應標志寄存器、連通優(yōu)先級邏輯電路、置位鎖存器、反饋復位對應標志寄存器的裝置、MU中特定通道編號寄存器等，完成自動連通、保持連通，用特定指令完成標志填寫，實現(xiàn)程序斷續(xù)執(zhí)行和PU、MU轉換執(zhí)行。
全文摘要
一種PU－MU－CHL結構計算機核心設計，是計算機核心部件設計領域的一項新的設計方法。按著PU－MU－CHL結構設計的計算機，可以解決長期以來難以解決的計算機總線沖突和內存沖突，真正實現(xiàn)任意的，多內存多任務的并行計算機核心結構。PU－MU－CHL結構采用外部總線內部化，讓通道CHL像PU一樣工作，在需要時自動交替與MU連接，提高了計算機完成任務的能力和效率。PU－MU－CHL結構計算機將主要的管理工作交給了硬件，不再使用“進程”來同時運行多個程序，超過處理器個數(shù)的多個程序執(zhí)行，可以在指令周期間歇立即切換，再次執(zhí)行暫停的程序，無需多余的動作。PU－MU－CHL結構計算機程序設計簡單。
文檔編號G06F15/16GK1881201SQ20061007276
公開日2006年12月20日 申請日期2006年4月10日 優(yōu)先權日2006年4月10日
發(fā)明者姜詠江 申請人:姜詠江, 姜展, 姜闊