專利名稱：基于fpga和dsp的無(wú)線通信仿真裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于無(wú)線通信技術(shù)領(lǐng)域，涉及對(duì)無(wú)線通信的實(shí)現(xiàn)方案及其算法加以驗(yàn)證的仿真裝置，特別是涉及一種基于FPGA和DSP的無(wú)線通信仿真裝置。
背景技術(shù)：
無(wú)線移動(dòng)通信技術(shù)是對(duì)人類生活和社會(huì)發(fā)展有著重大影響的熱門技術(shù)，是當(dāng)今通信領(lǐng)域中最活躍和發(fā)展最迅速的研究課題之一，越來(lái)越多的研究機(jī)構(gòu)和科研資源投入到這一領(lǐng)域的技術(shù)研發(fā)中來(lái)。一項(xiàng)新的通信技術(shù)從研發(fā)、完善到實(shí)際應(yīng)用，需要多次在模擬環(huán)境中進(jìn)行驗(yàn)證，而生成這種模擬環(huán)境的方法和裝置稱為仿真平臺(tái)。為了保證驗(yàn)證結(jié)果的準(zhǔn)確性，要求仿真平臺(tái)能夠生成現(xiàn)實(shí)狀態(tài)下的各種信號(hào)和信道，也包括干擾信號(hào)，盡可能地模擬現(xiàn)實(shí)的通信環(huán)境。為了適應(yīng)各種驗(yàn)證需求和不斷提升的處理速度，現(xiàn)有仿真平臺(tái)的構(gòu)建成本已變得異常昂貴，例如，一個(gè)帶擴(kuò)頻信號(hào)輸出的信號(hào)發(fā)生器就高達(dá)上百萬(wàn)元。高昂的研究成本和風(fēng)險(xiǎn)，已成為制約技術(shù)創(chuàng)新的瓶頸。特別是對(duì)于廣大中小研究機(jī)構(gòu)，許多重要的研究課題因缺少經(jīng)費(fèi)而停滯，研究工作無(wú)法順利進(jìn)行。本發(fā)明人針對(duì)這一問(wèn)題進(jìn)行了大量研究，并提出了一種無(wú)線數(shù)據(jù)通信仿真方法(申請(qǐng)?zhí)?00410051639.9)，在運(yùn)用簡(jiǎn)單設(shè)備完成復(fù)雜的仿真工作方面取得了階段性成果，是一次重要突破。但是，隨著研究的深入，發(fā)現(xiàn)這一技術(shù)還存在著一些不足之處，例如處理能力和速度有限、不能夠直觀地顯示即時(shí)電路的工作狀態(tài)、沒(méi)有包含保證整個(gè)電路正常工作的復(fù)位電路。這些問(wèn)題都限制了該技術(shù)的進(jìn)一步應(yīng)用。

發(fā)明內(nèi)容
本發(fā)明的目的在于針對(duì)現(xiàn)有技術(shù)的不足，提供一種低成本的無(wú)線通信仿真平臺(tái)，運(yùn)用該平臺(tái)對(duì)復(fù)雜、高速的無(wú)線通信方案及其算法進(jìn)行準(zhǔn)確地驗(yàn)證，大幅度地降低研究成本。
本發(fā)明的目的通過(guò)以下技術(shù)方案予以實(shí)現(xiàn)。
本發(fā)明的無(wú)線通信仿真裝置包括一個(gè)信號(hào)產(chǎn)生裝置和一個(gè)信號(hào)接收處理裝置，信號(hào)產(chǎn)生裝置、信號(hào)接收處理裝置分別包括一臺(tái)計(jì)算機(jī)、一塊帶數(shù)字信號(hào)處理芯片DSP的電路板和一個(gè)功能模塊；所述的計(jì)算機(jī)通過(guò)USB接口與電路板的JTAG接口串聯(lián)連接，計(jì)算機(jī)之間通過(guò)網(wǎng)絡(luò)相互連接；所述的功能模塊上各設(shè)置有一個(gè)RJ45接口和一塊含有低壓差分信號(hào)技術(shù)LVDS接口的芯片，兩者串聯(lián)連接；信號(hào)產(chǎn)生裝置和信號(hào)接收處理裝置通過(guò)各自功能模塊上的RJ45接口相互網(wǎng)線串聯(lián)連接，所述的功能模塊中還包括一塊現(xiàn)場(chǎng)可編程門陣列FPGA芯片，5V外接穩(wěn)壓電源接口，電源電路，F(xiàn)PGA配置電路，復(fù)位電路，晶振器電路和狀態(tài)指示電路；所述的FPGA芯片通過(guò)I/O接口與DSP芯片的EMIF接口電氣連接，電源電路的輸入端與5V外接穩(wěn)壓電源接口電氣連接，電源電路的輸出端與功能模塊上的所有芯片的電源接口電氣連接，F(xiàn)PGA配置電路與FPGA芯片的配置接口電氣連接，復(fù)位電路與FPGA芯片的I/O接口電氣連接，晶振器電路與FPGA芯片的全局時(shí)鐘接口串聯(lián)連接，狀態(tài)指示電路與FPGA芯片的I/O接口電氣連接；在信號(hào)產(chǎn)生裝置部分所述的LVDS接口芯片的輸入端與FPGA芯片的I/O接口電氣連接，其輸出端與RJ45接口連接；在信號(hào)接收處理部分所述的LVDS接口芯片的輸入端與RJ45接口連接，其輸出端與FPGA芯片的I/O接口電氣連接；所述的FPGA芯片選自美國(guó)XILINX公司的XC2V500芯片，作為功能模塊電路的主體，在信號(hào)產(chǎn)生裝置部分，其主要功能是將DSP芯片并行輸出的數(shù)據(jù)按無(wú)線通信的信號(hào)流程進(jìn)行一定的信號(hào)處理，然后將并行數(shù)據(jù)轉(zhuǎn)換成串行數(shù)據(jù)發(fā)送出去；在信號(hào)接收處理裝置部分，其主要功能是將接收的串行數(shù)據(jù)讀入，并把串行數(shù)據(jù)轉(zhuǎn)換成并行數(shù)據(jù)，在對(duì)數(shù)據(jù)進(jìn)行必要的運(yùn)算處理后以并行的方式發(fā)送給DSP芯片。
所述的電源電路由芯片和外圍器件組成，芯片選自TPS767D301芯片，其功能是為整個(gè)電路提供準(zhǔn)確和穩(wěn)定的電源，它將5V外接穩(wěn)壓電源接口輸入的5V電壓轉(zhuǎn)變?yōu)?.3V和1.5V，電流輸出能力為1A。
所述的FPGA配置電路由芯片、JTAG接口和電阻組成，芯片選自XCF04S芯片，其主要功能是在電路上電時(shí)對(duì)FPGA的內(nèi)部電路結(jié)構(gòu)進(jìn)行配置，以實(shí)現(xiàn)本發(fā)明設(shè)計(jì)的既定功能，同時(shí)因?yàn)镕PGA XC2V500芯片的內(nèi)部電路是由其內(nèi)部的SRAM存儲(chǔ)的，掉電后原來(lái)配置的數(shù)據(jù)就會(huì)消失，所以XCF04S還起到保存配置數(shù)據(jù)的作用。
所述的復(fù)位電路由芯片、開關(guān)按鈕、電容和電阻組成，芯片選自MAX706S，其功能是為FPGA芯片提供復(fù)位信號(hào)、低壓檢測(cè)和看門狗的功能，可以在電路出錯(cuò)時(shí)自動(dòng)輸出復(fù)位信號(hào)或者通過(guò)按下復(fù)位開關(guān)按鈕來(lái)產(chǎn)生復(fù)位信號(hào)，使電路恢復(fù)到正常狀態(tài)。
所述的晶振器電路由一個(gè)有源石英晶體振蕩器構(gòu)成，其功能是為整個(gè)電路提供穩(wěn)定的時(shí)鐘信號(hào)，驅(qū)動(dòng)整個(gè)電路按時(shí)序工作。
所述的狀態(tài)指示電路由多個(gè)發(fā)光二極管和電阻組成，用于指示電路的各種工作狀態(tài)，如電源指示，信號(hào)發(fā)送指示，信號(hào)讀寫指示等等。
所述的LVDS接口芯片，在信號(hào)產(chǎn)生裝置部分采用SN65LVDT41芯片，其主要功能是將FPGA的輸出的串行信號(hào)轉(zhuǎn)換為低壓差分信號(hào)輸出給RJ45接口，便于信號(hào)以較長(zhǎng)距離進(jìn)行傳輸；在信號(hào)接收處理裝置部分采用SN65LVDT14芯片，其主要功能是將RJ45接口輸入的低壓差分信號(hào)轉(zhuǎn)換為串行信號(hào)，便于FPGA對(duì)信號(hào)采樣輸入；兩個(gè)芯片都是一邊與FPGA的I/O接口電氣連接，另一邊與RJ45接口串聯(lián)連接。
所述的帶數(shù)字信號(hào)處理芯片DSP的電路板選自C6416DSK、C6711DSK或者C6701EVM中的一種。
本發(fā)明與現(xiàn)有技術(shù)相比，具有以下有益效果1.可以方便和及時(shí)地將運(yùn)算產(chǎn)生的數(shù)據(jù)返回計(jì)算機(jī)進(jìn)行檢驗(yàn)和顯示，可以畫眼圖、星座圖、頻譜圖、誤碼率圖等，用途廣泛，操作簡(jiǎn)便。用簡(jiǎn)單的設(shè)備就可完成復(fù)雜的仿真研究，大大加快的科研進(jìn)程，降低了試驗(yàn)成本，有效解決了長(zhǎng)期以來(lái)困擾科研人員的經(jīng)費(fèi)問(wèn)題。
2.信號(hào)的接收處理由于采用了FPGA電路，大大減輕了單獨(dú)使用DSP芯片的工作量，相對(duì)于在先申請(qǐng)，該仿真裝置可以處理更為復(fù)雜和高速的無(wú)線通信系統(tǒng)。
3.由于設(shè)置了狀態(tài)指示電路和復(fù)位電路，便于實(shí)時(shí)了解電路的工作狀態(tài)，當(dāng)出現(xiàn)錯(cuò)誤時(shí)，能夠及時(shí)的采取措施，恢復(fù)電路的正常功能。
4.整個(gè)仿真裝置具有更加靈活的工作模式。研究人員可以根據(jù)實(shí)際情況，將自己感興趣的算法配置到仿真裝置的DSP芯片里或者FPGA芯片里，進(jìn)而開展有針對(duì)性的實(shí)驗(yàn)活動(dòng)。


圖1是本發(fā)明基于FPGA和DSP的無(wú)線通信仿真裝置的結(jié)構(gòu)示意框圖；圖2是圖1所示信號(hào)產(chǎn)生裝置的信號(hào)流程圖；圖3是圖1所示信號(hào)接收處理裝置的信號(hào)流程圖；圖4是圖1所示電源電路的電路原理圖；圖5是圖1所示FPGA芯片配置電路的方框圖；圖6是圖1所示FPGA芯片配置電路的電路原理圖；圖7是圖1所示復(fù)位電路的電路原理圖；圖8是圖1所示晶振器電路的電路原理圖；圖9是圖1所示狀態(tài)指示電路的電路原理圖；圖10是圖1所示信號(hào)產(chǎn)生裝置部分LVDS電路的電路原理圖；圖11是圖1所示信號(hào)接收處理裝置部分LVDS電路的電路原理圖；圖12是圖1所示FPGA芯片與DSP芯片的連接電路原理圖；圖13是本發(fā)明無(wú)線通信仿真裝置所畫出的接收端的眼圖；圖14是本發(fā)明無(wú)線通信仿真裝置所畫出的接收端的星座圖；圖15是本發(fā)明無(wú)線通信仿真裝置所畫出的接收端的頻譜圖；圖16是本發(fā)明無(wú)線通信仿真裝置所畫出的接收端的兩種自適應(yīng)算法的收斂曲線比較圖；
具體實(shí)施例方式
下面結(jié)合附圖對(duì)本發(fā)明作進(jìn)一步的詳細(xì)描述，但它們并不是對(duì)本發(fā)明內(nèi)容的限定。
實(shí)施例1如圖1所示，一種基于FPGA和DSP的無(wú)線通信仿真裝置，包括一個(gè)信號(hào)產(chǎn)生裝置100和一個(gè)信號(hào)接收處理裝置200。信號(hào)產(chǎn)生裝置、信號(hào)接收處理裝置分別包括一臺(tái)計(jì)算機(jī)201、一塊美國(guó)德州儀器公司生產(chǎn)的C6416DSK電路板202和一塊功能模塊110和210，電路板202上帶有TMS320C6416DSP芯片；所述的計(jì)算機(jī)分別通過(guò)USB接口與電路板202的JTAG接口串聯(lián)連接，計(jì)算機(jī)之間通過(guò)網(wǎng)線300相互連接；所述的功能模塊110和210上各設(shè)置有一個(gè)RJ45接口270和一塊含有低壓差分信號(hào)技術(shù)LVDS接口的芯片180和280；信號(hào)產(chǎn)生裝置和信號(hào)接收處理裝置各自功能模塊上的RJ45接口270通過(guò)網(wǎng)線301相互串聯(lián)連接，每塊功能模塊中還分別包括一塊美國(guó)XILINX公司生產(chǎn)的，型號(hào)為XC2V500的現(xiàn)場(chǎng)可編程門陣列FPGA芯片211，5V外接穩(wěn)壓電源接口215，電源電路220，F(xiàn)PGA配置電路230，復(fù)位電路240，晶振器電路250和狀態(tài)指示電路260；所述的FPGA芯片211通過(guò)I/O接口與DSP芯片的EMIF接口電氣連接，電源電路220的輸入端與5V外接穩(wěn)壓電源接口215電氣連接，電源電路220的輸出端與功能模塊上的所有芯片的電源接口電氣連接，F(xiàn)PGA配置電路230與FPGA芯片的配置接口電氣連接，復(fù)位電路240與FPGA芯片的I/O接口電氣連接，晶振器電路250與FPGA芯片的全局時(shí)鐘接口串聯(lián)連接，狀態(tài)指示電路260與FPGA芯片的I/O接口電氣連接，所述的LVDS接口芯片180和280分別與各自功能模塊上FPGA芯片的I/O接口電氣連接，而另一端與則與各自功能模塊上的RJ45接口串聯(lián)連接。
如圖1、圖4所示，電源電路220由TPS767D301芯片和一些外圍器件組成，與功能模塊上的所有芯片的電源接口電氣連接，向整個(gè)電路提供準(zhǔn)確和穩(wěn)定的電源，它的輸出電壓分別為3.3V和1.5V，電流輸出能力為1A。TPS767D301芯片上的兩個(gè)IN1引腳和兩個(gè)IN2引腳和5V外接穩(wěn)壓電源接口215的5V電源接口相連，5V電源接口和地之間并聯(lián)了兩個(gè)電容C1和C2；兩個(gè)OUT1引腳相連輸出1.5V電源，1.5V電源輸出接口和地之間通過(guò)電容C3連接。FB1引腳通過(guò)電阻R3與1.5V電源輸出接口連接，同時(shí)FB1引腳通過(guò)電阻R4接地。兩個(gè)OUT2引腳相連輸出3.3V電源，3.3V電源輸出接口和地之間通過(guò)電容C4連接。復(fù)位引腳RESET1#和RESET2#分別通過(guò)電阻R1和R2與3.3V電源輸出接口連接。GND1、EN1#、GND2、EN2#引腳接地。
如圖5、圖6所示，F(xiàn)PGA的配置電路230采用XCF04S芯片231、JTAG接口232和電阻組成。計(jì)算機(jī)201的并口通過(guò)一個(gè)JTAG仿真線233和配置電路230里的JTAG接口232相連，所述的JTAG接口232分別與FPGA芯片211的配置接口、FPGA配置芯片231電氣連接。其中JTAG接口232的第1引腳和XCF04S芯片231的TDI引腳相連；JTAG接口232的第2引腳和FPGA XC2V500芯片211的B14引腳以及XCF04S芯片231的TMS引腳之間的連線相連；第3引腳和FPGA XC2V500芯片211的A15引腳以及XCF04S芯片231的TCK引腳之間的連線相連；所述JTAG接口232的第4引腳和FPGA XC2V500芯片211的C15引腳相連；所述JTAG接口232的第5引腳接地，第6引腳和3.3V電源接口相連。所述的FPGA XC2V500芯片211的P13引腳和所述的XCF04S芯片231的D0引腳相連。所述的FPGA XC2V500芯片211的C2引腳和所述的XCF04S芯片231的TD0引腳相連。所述的FPGA XC2V500芯片211的T13引腳和所述的XCF04S芯片231的OE/RESET#引腳相連，同時(shí)它們之間的連線通過(guò)電阻R9和3.3V電源接口相連。所述的FPGA XC2V500芯片211的R14引腳和所述的XCF04S芯片231的CE#引腳相連，同時(shí)它們之間的連線通過(guò)電阻R10和3.3V電源接口相連。所述的FPGA XC2V500芯片211的A2引腳和所述的XCF04S芯片231的CF#引腳相連，同時(shí)它們之間的連線通過(guò)電阻R11和3.3V電源接口相連。所述的FPGA XC2V500芯片211的P15引腳和所述的XCF04S芯片231的CLK引腳相連。所述的FPGA XC2V500芯片211的T2引腳通過(guò)電阻R12與地相連。所述的FPGA XC2V500芯片211的P2引腳通過(guò)電阻R13與地相連。所述的FPGA XC2V500芯片211的R3引腳通過(guò)電阻R14與地相連。所述的XCF04S芯片231的VCCINT引腳、VCC0引腳和VCCI引腳直接與3.3V電源接口相連。所述的XCF04S芯片231的GND引腳接地。
如圖7所示，復(fù)位電路240采用MAX 706S芯片241、SW1開關(guān)按鈕242和電阻組成。MAX706S芯片241的WD0#引腳、RESET#引腳、WDI引腳、PF0#引腳分別和所述的FPGA XC2V500芯片211的E6引腳、C8引腳、D7引腳、B7引腳直接相連；MAX706S芯片241的VCC引腳和3.3V電源接口直接相連；MAX706S芯片241的PFI引腳分別通過(guò)電阻R5和電阻R6與地和5V外接穩(wěn)壓電源接口215的5V電源接口相連；MAX706S芯片241的MR#引腳通過(guò)電容C5和SW1開關(guān)按鈕242與地直接并聯(lián)連接；MAX706S芯片241的GND引腳直接接地；如圖8所示，晶振器電路250由一個(gè)有源石英晶體振蕩器構(gòu)成，其功能是為整個(gè)電路提供穩(wěn)定的時(shí)鐘信號(hào)，驅(qū)動(dòng)整個(gè)電路按時(shí)序工作。所述的晶振器電路250的OUT引腳和所述的FPGA XC2V500芯片211的A8引腳直接相連；所述的晶振器電路250的VCC引腳和3.3V電源接口直接相連；所述的晶振器電路250的GND引腳接地。
如圖9所示，狀態(tài)指示電路260由多個(gè)發(fā)光二極管和電阻組成，F(xiàn)PGAXC2V500芯片211的B10引腳通過(guò)電阻R15、發(fā)光二極管D1接地；FPGA XC2V500芯片211的D10引腳通過(guò)電阻R16、發(fā)光二極管D2接地；FPGA XC2V500芯片211的E11引腳通過(guò)電阻R17、發(fā)光二極管D3接地；FPGA XC2V500芯片211的B11引腳通過(guò)電阻R18、發(fā)光二極管D4接地；FPGA XC2V500芯片211的D11引腳通過(guò)電阻R19、發(fā)光二極管D5接地；FPGA XC2V500芯片211的B12引腳通過(guò)電阻R20、發(fā)光二極管D6接地；FPGA XC2V500芯片211的D12引腳通過(guò)電阻R21、發(fā)光二極管D7接地；FPGA XC2V500芯片211的C13引腳通過(guò)電阻R22、發(fā)光二極管D8接地；5V外接穩(wěn)壓電源接口215的5V電源接口通過(guò)電阻R23、發(fā)光二極管D9接地。
如圖10、圖11所示，所述的LVDS電路，在信號(hào)產(chǎn)生裝置部分采用SN65LVDT41芯片180，在信號(hào)接收處理裝置部分采用SN65LVDT14芯片280，兩個(gè)芯片都是一邊與FPGA芯片211的I/O接口電氣連接，另一邊與RJ45接口270串聯(lián)連接。其中在信號(hào)產(chǎn)生裝置100處，所述的SN65LVDT41芯片180的1D、2D、3D、4D引腳分別與所述的FPGA XC2V500芯片211的D9、C16、D16、E13引腳直接相連；SN65LVDT41芯片180的1Y、1Z、2Y、2Z、3Y、3Z、4Y、4Z引腳分別與所述的RJ45接口270的第8、7、6、5、4、3、2、1引腳直接相連；SN65LVDT41芯片180的兩個(gè)VCC引腳與3.3V電源接口直接相連；SN65LVDT41芯片180的三個(gè)GND引腳接地；所述的RJ45接口270的第9、10引腳接地。在信號(hào)接收處理裝置200處，所述的SN65LVDT14芯片280的1R、2R、3R、4R引腳分別與所述的FPGA XC2V500芯片211的D9、C16、D16、E13引腳直接相連；SN65LVDT14芯片280的1A、1B、2A、2B、3A、3B、4A、4B引腳分別與所述的RJ45接270的第8、7、6、5、4、3、2、1引腳直接相連；SN65LVDT14芯片280的兩個(gè)VCC引腳與3.3V電源接口直接相連；SN65LVDT14芯片280的三個(gè)GND引腳接地；所述的RJ45接270的第9、10引腳接地。
如圖12所示，所述的FPGA XC2V500芯片211的I/O接口與所述的帶數(shù)字信號(hào)處理芯片DSP的C6416DSK電路板202的EMI F接口電氣相連。具體是，C6416DSK電路板202從AED31到AED0的三十二個(gè)引腳分別與所述的FPGAXC2V500芯片211的C1、D1、D3、D2、E4、E 3、E2、E1、F4、F3、F2、F1、F5、G5、G4、G3、G2、G1、H4、H 3、H2、H1、J1、J2、J3、J4、K1、K2、K3、K4、K5、L5引腳直接相連；所述的C6416DSK電路板202從AEA2到AEA21的二十個(gè)引腳分別與所述的FPGA XC2V500芯片211的P8、N8、T7、R7、P7、N7、M7、M6、T6、R6、P6、N6、T5、R5、P5、N5、R4、P4、T4、T3引腳直接相連；所述的C6416DSK電路板202的AARE#、AAWE#、AARDY、AAOE#、ACE3#、ACE2#、ABE3#、ABE2#、ABE1#、ABE0#分別與所述的FPGA XC2V500芯片211的L3、L4、M1、M2、M3、M4、N2、N3、N1、P1引腳直接相連；如圖2、圖3所示，該基于FPGA和DSP的無(wú)線通信仿真裝置中無(wú)線通信信號(hào)處理流程是，信號(hào)產(chǎn)生設(shè)備100按圖2所示的信號(hào)流程產(chǎn)生CDMA無(wú)線通信信號(hào)。具體是由所述的C6416DSK電路板202運(yùn)行按圖2中前半部分的信號(hào)流程510，包括源信號(hào)產(chǎn)生500、擴(kuò)頻501、加擾502、編碼503、成幀504。由所述的FPGA XC2V500芯片運(yùn)行按圖2中后半部分的信號(hào)流程511，包括基帶調(diào)制505、信道507、同時(shí)疊加上噪聲506和干擾信號(hào)508。信號(hào)接收處理設(shè)備200按圖3所示的信號(hào)流程對(duì)接收到的CDMA無(wú)線通信信號(hào)進(jìn)行處理。具體是由所述的FPGA XC2V500芯片運(yùn)行按圖3中前半部分的信號(hào)流程610，包括基帶解調(diào)600、自適應(yīng)信號(hào)處理601。所述的C6416DSK電路板202運(yùn)行按圖3中后半部分的信號(hào)流程611，包括解碼602、解擾603、解擴(kuò)604、判決605，同時(shí)將各種處理完的數(shù)據(jù)輸出給所述的信號(hào)接收處理設(shè)備200的計(jì)算機(jī)201，繪制出星座圖、眼圖、頻譜圖、誤碼率圖等各種效果圖。
圖13～圖16為基于該基于FPGA和DSP的無(wú)線通信仿真裝置，按圖2和圖3所示的信號(hào)處理流程所畫出的效果圖，分別畫出了接收端的眼圖、星座圖、頻譜圖和兩種自適應(yīng)算法的收斂曲線比較圖。
實(shí)施例2重復(fù)實(shí)施例1，有以下不同點(diǎn)所述的帶數(shù)字信號(hào)處理芯片DSP的電路板202為C6711DSK。
實(shí)施例3重復(fù)實(shí)施例1，有以下不同點(diǎn)所述的帶數(shù)字信號(hào)處理芯片DSP的電路板202為C6701EVM。
實(shí)施例4重復(fù)實(shí)施例1，有以下不同點(diǎn)將圖2所示的自適應(yīng)信號(hào)處理模塊601，置于所述的由帶數(shù)字信號(hào)處理芯片DSP的電路板202所運(yùn)行的信號(hào)流程611中運(yùn)行。
權(quán)利要求
1.一種基于FPGA和DSP的無(wú)線通信仿真裝置，包括一個(gè)信號(hào)產(chǎn)生裝置和一個(gè)信號(hào)接收處理裝置，信號(hào)產(chǎn)生裝置、信號(hào)接收處理裝置分別包括一臺(tái)計(jì)算機(jī)、一塊帶數(shù)字信號(hào)處理芯片DSP的電路板和一塊功能模塊；所述的計(jì)算機(jī)分別通過(guò)USB接口與電路板的JTAG接口串聯(lián)連接，計(jì)算機(jī)之間通過(guò)網(wǎng)絡(luò)相互連接；所述的功能模塊上各設(shè)置有一個(gè)RJ45接口和一塊含有低壓差分信號(hào)技術(shù)LVDS接口的芯片，兩者串聯(lián)連接；信號(hào)產(chǎn)生裝置和信號(hào)接收處理裝置通過(guò)各自功能模塊上的RJ45接口相互網(wǎng)線串聯(lián)連接，其特征在于所述的功能模塊中還包括一塊現(xiàn)場(chǎng)可編程門陣列FPGA芯片，5V外接穩(wěn)壓電源接口，電源電路，F(xiàn)PGA配置電路，復(fù)位電路，晶振器電路和狀態(tài)指示電路；所述的FPGA芯片通過(guò)I/O接口與DSP芯片的EMIF接口電氣連接，電源電路的輸入端與5V外接穩(wěn)壓電源接口電氣連接，電源電路的輸出端與功能模塊上的所有芯片的電源接口電氣連接，F(xiàn)PGA配置電路與FPGA芯片的配置接口電氣連接，復(fù)位電路與FPGA芯片的I/O接口電氣連接，晶振器電路與FPGA芯片的全局時(shí)鐘接口串聯(lián)連接，狀態(tài)指示電路與FPGA芯片的I/O接口電氣連接；在信號(hào)產(chǎn)生裝置部分所述的LVDS接口芯片的輸入端與FPGA芯片的I/O接口電氣連接，其輸出端與RJ45接口連接；在信號(hào)接收處理裝置部分所述的LVDS接口芯片的輸入端與RJ45接口連接，其輸出端與FPGA芯片的I/O接口電氣連接。
2.根據(jù)權(quán)利要求1所述的無(wú)線通信仿真裝置，其特征在于所述的FPGA芯片選自美國(guó)XILINX公司生產(chǎn)的XC2V500芯片。
3.根據(jù)權(quán)利要求1所述的無(wú)線通信仿真裝置，其特征在于所述的電源電路由TPS767D301芯片和外圍器件組成，為整個(gè)電路提供準(zhǔn)確和穩(wěn)定的電源。
4.根據(jù)權(quán)利要求3所述的無(wú)線通信仿真裝置，其特征在于所述的組成電源電路的TPS767D301芯片，其輸出電壓分別設(shè)定為3.3V和1.5V，輸出電流設(shè)定為1A。
5.根據(jù)權(quán)利要求1所述的無(wú)線通信仿真裝置，其特征在于所述的FPGA配置電路由XCF04S芯片、JTAG接口和電阻組成，在電路上電時(shí)對(duì)FPGA的內(nèi)部電路結(jié)構(gòu)進(jìn)行配置，并保存配置數(shù)據(jù)。
6.根據(jù)權(quán)利要求1所述的無(wú)線通信仿真裝置，其特征在于所述的復(fù)位電路由MAX 706S芯片、開關(guān)按鈕、電容和電阻組成，為FPGA芯片提供復(fù)位信號(hào)、低壓檢測(cè)和看門狗功能，當(dāng)電路出錯(cuò)時(shí)使電路恢復(fù)到正常狀態(tài)。
7.根據(jù)權(quán)利要求1所述的無(wú)線通信仿真裝置，其特征在于所述的晶振器電路由一個(gè)有源石英晶體振蕩器構(gòu)成，為整個(gè)電路提供穩(wěn)定的時(shí)鐘信號(hào)，驅(qū)動(dòng)整個(gè)電路按時(shí)序工作。
8.根據(jù)權(quán)利要求1所述的無(wú)線通信仿真裝置，其特征在于所述的狀態(tài)指示電路由多個(gè)發(fā)光二極管和電阻組成，用于指示電路的各種工作狀態(tài)。
9.根據(jù)權(quán)利要求1所述的無(wú)線通信仿真裝置，其特征在于所述的LVDS接口芯片，在信號(hào)產(chǎn)生裝置部分采用SN65LVDT41芯片，在信號(hào)接收處理裝置部分采用SN65LVDT14芯片。
10.根據(jù)權(quán)利要求1所述的無(wú)線通信仿真裝置，其特征在于所述的帶數(shù)字信號(hào)處理芯片DSP的電路板選自C6416DSK、C6711DSK或者C6701EVM中的一種。
全文摘要
本發(fā)明公開了一種基于FPGA和DSP的無(wú)線通信仿真裝置，該裝置包括信號(hào)產(chǎn)生部分和信號(hào)接收處理部分，它們分別由一臺(tái)計(jì)算機(jī)、一塊帶數(shù)字信號(hào)處理芯片DSP的電路板和一塊功能模塊組成，在所述的功能模塊中設(shè)置一塊現(xiàn)場(chǎng)可編程門陣列FPGA芯片，電源電路，F(xiàn)PGA配置電路，復(fù)位電路，晶振器電路和狀態(tài)指示電路。本發(fā)明用簡(jiǎn)單的設(shè)備實(shí)現(xiàn)了復(fù)雜的仿真研究，大大加快了科研進(jìn)程，有效解決了長(zhǎng)期以來(lái)困擾科研人員的經(jīng)費(fèi)問(wèn)題。其操作簡(jiǎn)便、用途廣泛，不僅具有較高的處理速度，而且工作狀態(tài)穩(wěn)定可靠，具有良好的市場(chǎng)應(yīng)用前景。
文檔編號(hào)G06F11/00GK1859232SQ20061001087
公開日2006年11月8日 申請(qǐng)日期2006年4月29日 優(yōu)先權(quán)日2006年4月29日
發(fā)明者謝寧, 莫武中, 周淵平 申請(qǐng)人:中山大學(xué)