專利名稱：頁面緩存器和包括頁面緩存器的多狀態(tài)非易失性存儲設(shè)備的制作方法
技術(shù)領(lǐng)域：
本發(fā)明通常涉及半導(dǎo)體存儲設(shè)備，更具體地，本發(fā)明涉及非易失性半導(dǎo)體存儲設(shè)備和用于操作非易失性存儲設(shè)備的方法。
背景技術(shù)：
近年來，對于電可編程和電可擦除非易失性存儲設(shè)備的需求急劇增加。這種設(shè)備的特征至少部分在于即使缺少供應(yīng)電源也能夠維持所存儲的數(shù)據(jù)的能力。所謂的閃速存儲器的使用(特別地但是不排他地)在諸如數(shù)碼相機(jī)、蜂窩電話、個人數(shù)據(jù)助理(PDA)、和膝上電腦的便攜式設(shè)備的環(huán)境中已經(jīng)變得非常普及。諸如NAND型的閃速存儲器能夠在相對小的范圍中存儲大量的數(shù)據(jù)。
作為背景討論，下面呈現(xiàn)閃速存儲器單元和閃速存儲器設(shè)備潛在的基本操作原理。然而，應(yīng)當(dāng)清楚地理解，下面的討論僅僅是示例性的而不是以任何方式限制和/或定義本發(fā)明的范圍。
首先參考圖1A至圖1C描述閃速存儲器單元的操作原理。圖1A圖解說明了其中閃速存儲器單元晶體管連接到存儲設(shè)備的字線和位線的典型配置，圖1B示出了閃速存儲器單元晶體管的電路符號，圖1C示出了閃速存儲器單元晶體管的閾值電壓特性。
集中參考圖1A至圖1C，閃速存儲器單元晶體管包括位于基底3的表面的源極區(qū)4和漏極區(qū)5。在該示例中，基底是P型的，源極區(qū)4和漏極區(qū)5是N+型的。在源極區(qū)4和漏極區(qū)5之間定義的溝道區(qū)域上排列柵極結(jié)構(gòu)。柵極結(jié)構(gòu)包括浮動?xùn)?和控制柵2。盡管未示出，隧道效應(yīng)(tunneling)電介質(zhì)層插入于浮動?xùn)?和基底P-sub的表面之間，并且另一薄氧化層(或控制電介質(zhì))插入于浮動?xùn)?和控制柵2之間。在圖解的示例中，從位線BL提供漏極電壓Vd，從字線WL提供控制柵電壓Vcg，并且源極電壓Vs連接到諸如地的基準(zhǔn)電勢。
閃速存儲器單元晶體管的閾值電壓定義其存儲的邏輯值。也就是，在單個位單元晶體管的示例中，當(dāng)閃速存儲器單元晶體管處于其初始狀態(tài)(也稱作“擦除”狀態(tài))時，如圖1C所示，閾值電壓Vth相對較低。在這一狀態(tài)中，單元晶體管被指定為具有邏輯值“1”，其通常對應(yīng)于傳統(tǒng)晶體管設(shè)備的導(dǎo)通狀態(tài)。另一方面，當(dāng)單元晶體管處于其“編程”狀態(tài)(PGM)時，閾值電壓Vth相對較高。這一高閾值電壓狀態(tài)被指定為具有邏輯值“0”，其通常對應(yīng)于傳統(tǒng)晶體管設(shè)備的截止?fàn)顟B(tài)。
為了將單元晶體管從其初始狀態(tài)改變(編程)為其編程狀態(tài)，利用已知的福勒-諾德海姆(Fowler-Nordheim，F(xiàn)N)隧道效應(yīng)。簡要地說，在控制柵2和基底P-sub之間產(chǎn)生相對大的正電勢差，并且導(dǎo)致基底的表面上的溝道內(nèi)的受激電子被推過該溝道并且被陷落到浮動?xùn)?中。這些負(fù)充電的電子充當(dāng)控制柵2和基底上的溝道之間的壁壘，因此增加單元晶體管的閾電壓，如圖1C所示?？梢酝ㄟ^在控制柵2和基底P-sub之間形成大的負(fù)電勢差來將單元晶體管帶回到其初始狀態(tài)，從而所產(chǎn)生的FN隧道效應(yīng)橫跨在浮動?xùn)?和基底P-sub之間的薄氧化物層拖拽回所陷落的電子，因此消除電子壁壘并減小了閾值電壓Vth。
多位(或者多狀態(tài))非易失性存儲器的特征在于利用每個單元晶體管同時存儲兩位或多位數(shù)據(jù)。圖2是用于解釋示例性兩位非易失性單元存儲器的操作的圖。在閃速存儲器設(shè)備中發(fā)現(xiàn)的大量閃速存儲器單元晶體管的閾值電壓Vth通常展示鐘形曲線分布。在圖2的示例中，可以以四(4)個不同的閾值分布，即第一狀態(tài)、第二狀態(tài)、第三狀態(tài)和第四狀態(tài)中任意一個來設(shè)定單元晶體管。具有在由這些四個狀態(tài)之一定義的分布內(nèi)的閾值電壓的任意單元晶體管被分配了相應(yīng)的兩位邏輯值，例如，圖2所示的“11”、“10”、“00和“01”。圖2所示的特定位分配是現(xiàn)有技術(shù)中已知的“灰度-編碼”。
如上提到的，當(dāng)單元晶體管的閾值電壓從其正常的導(dǎo)通狀態(tài)(其擦除狀態(tài))增加到更高狀態(tài)的閾值電壓時，單元晶體管被稱為“已編程”。在圖2中，到圖(“11”)的較遠(yuǎn)的左側(cè)的閾值電壓分布是擦除狀態(tài)。在單元晶體管的兩位編程中，執(zhí)行兩個連續(xù)的編程操作，也就是，最低有效位(LSB)編程模式和最高有效位(MSB)編程模式。下面參考圖3-5來描述這些LSB和MSB編程模式的示例。
首先注意，單元晶體管開始處于它的擦除狀態(tài)，因此，其初始邏輯值是“11”(圖2)。在這一示例中，如果待存儲的數(shù)據(jù)的LSB是“0”，則執(zhí)行編程操作，以便將單元晶體管的閾值電壓從第一狀態(tài)增加為第二狀態(tài)(圖3)。另一方面，如果待存儲的數(shù)據(jù)的LSB是“1”，在LSB編程模式期間不執(zhí)行編程。此處注意，在LSB編程模式之后單元晶體管處于第一狀態(tài)或第二狀態(tài)。
接著待存儲的數(shù)據(jù)的MSB規(guī)定MSB編程模式中的操作。圖4圖解說明了已經(jīng)采用了灰度編碼的情況。不管LSB編程模式之后單元晶體管是處于第一狀態(tài)還是第二狀態(tài)，如果待存儲的數(shù)據(jù)的MSB是“1”則在MSB編程模式中不執(zhí)行編程。另一方面，如果待存儲的數(shù)據(jù)的MSB是“0”，則取決于LSB編程模式后單元晶體管是處于第一狀態(tài)還是第二狀態(tài)而發(fā)生編程。這由圖4中出現(xiàn)的虛線示出。如果待存儲的數(shù)據(jù)的MSB是“0”，并且如果在LSB編程模式之后單元晶體管處于第一狀態(tài)，則執(zhí)行編程，以便將單元晶體管的閾值電壓從第一狀態(tài)變?yōu)榈谒臓顟B(tài)。另一方面，如果待存儲的數(shù)據(jù)的MSB是“0”，并且如果在LSB編程模式之后單元晶體管處于第二狀態(tài)，則執(zhí)行編程，以便將單元晶體管的閾值電壓從第二狀態(tài)變?yōu)榈谌隣顟B(tài)。
圖5類似于圖4，除了采用了二進(jìn)制編碼。在這種情況下，第一至第四閾值電壓狀態(tài)表示兩位值“11”、“10”、“01”和“00”。而且，不管在LSB編程模式之后單元晶體管是處于第一狀態(tài)還是第二狀態(tài)，如果待存儲的數(shù)據(jù)的MSB為“1”時，在MSB模式中不執(zhí)行編程。另一方面，如果待存儲的數(shù)據(jù)的MSB是“0”，則取決于在LSB編程模式之后單元晶體管是處于第一狀態(tài)還是第二狀態(tài)而發(fā)生編程。這由圖5中出現(xiàn)的虛線示出。如果待存儲的數(shù)據(jù)的MSB是“0”，并且如果在LSB編程模式之后單元晶體管處于第一狀態(tài)，則執(zhí)行編程，以便將單元晶體管的閾值電壓從第一狀態(tài)變?yōu)榈谌隣顟B(tài)。另一方面，如果待存儲的數(shù)據(jù)的MSB是“0”，并且如果在LSB編程模式之后單元晶體管處于第二狀態(tài)，則執(zhí)行編程，以便將單元晶體管的閾值電壓從第二狀態(tài)變?yōu)榈谒臓顟B(tài)。
接著參考圖6和7描述多位非易失性存儲器的讀出。具體地，圖6圖解說明了LSB讀出模式，其中確定了所存儲的數(shù)據(jù)的LSB的邏輯值。LSB讀出模式涉及第一LSB讀出操作和條件性第二LSB讀出操作。在第一LSB讀出操作中，第一讀出電壓Vread被施加到單元晶體管的字線。如果結(jié)果是單元晶體管導(dǎo)通，則單元晶體管必定處于第一狀態(tài)(“11”)。如果單元晶體管保持截止，則通過將第二讀出電壓Vread2施加到單元晶體管的字線來執(zhí)行第二LSB讀出操作。這里，如果在第二LSB讀出操作期間單元晶體管保持截止，則單元晶體管必定處于第四狀態(tài)(“01”)。另一方面，如果在第二LSB讀出操作期間單元晶體管導(dǎo)通，則所存儲的數(shù)據(jù)的LSB是“0”，但是所存儲的數(shù)據(jù)的MSB保持未知。
在灰度編碼的情況下，可以通過單個讀出操作檢測所存儲的數(shù)據(jù)的MSB。圖7所圖解的，其中通過將第三讀出電壓Vread3施加到存儲器單元的字線來執(zhí)行讀出操作。如果單元晶體管導(dǎo)通，則所存儲的數(shù)據(jù)的MSB是“1”。如果單元晶體管保持截止，則所存儲的數(shù)據(jù)的MSB是“0”。
從上面清楚的是，當(dāng)與檢測單個位非易失性存儲器相比，檢測多位非易失性存儲器的多位相當(dāng)復(fù)雜。當(dāng)設(shè)計(jì)并開發(fā)編程和讀出來自獨(dú)立的單元晶體管的多位所需要的電路時遇到無數(shù)的挑戰(zhàn)。

發(fā)明內(nèi)容
根據(jù)本發(fā)明的一方面，提供了一種多位非易失性半導(dǎo)體存儲設(shè)備，其包括存儲器單元陣列、頁面緩存器電路、和副鎖存電路。存儲器單元陣列包括連接到多個非易失性存儲器單元的位線，其中所述非易失性存儲器單元可編程為多于兩個閾值電壓狀態(tài)，以便存儲多于一位的數(shù)據(jù)。頁面緩存器電路存儲邏輯值作為主鎖存數(shù)據(jù)，并且其響應(yīng)主鎖存信號而根據(jù)位線的電壓電平選擇性地翻轉(zhuǎn)主鎖存數(shù)據(jù)的邏輯值。副鎖存電路存儲邏輯值作為副鎖存數(shù)據(jù)，并且其響應(yīng)副鎖存信號而根據(jù)位線的電壓電平選擇性地翻轉(zhuǎn)副鎖存數(shù)據(jù)的邏輯值。所述存儲設(shè)備可在讀出模式和編程模式中操作，在所述讀出模式中，所述存儲設(shè)備讀出非易失性存儲器單元的閾值電壓狀態(tài)，并且在所述編程模式中，所述存儲設(shè)備編程非易失性存儲器單元的閾值電壓狀態(tài)，其中所述頁面緩存器電路選擇性地響應(yīng)副鎖存數(shù)據(jù)，以禁止通過位線在編程模式中翻轉(zhuǎn)主鎖存數(shù)據(jù)的邏輯值。
根據(jù)本發(fā)明的另一方面，提供了一種多位非易失性半導(dǎo)體存儲設(shè)備，其包括存儲器單元陣列、頁面緩存器電路、和副鎖存電路。存儲器單元陣列包括連接到多個非易失性存儲器單元的位線，其中所述非易失性存儲器單元可編程為多于兩種閾值電壓狀態(tài)，以便存儲多于一位的數(shù)據(jù)。頁面緩存器電路存儲邏輯值作為主鎖存數(shù)據(jù)，并且其響應(yīng)主鎖存信號而根據(jù)位線的電壓電平選擇性地翻轉(zhuǎn)主鎖存數(shù)據(jù)的邏輯值。副鎖存電路存儲邏輯值作為副鎖存數(shù)據(jù)，并且其響應(yīng)副鎖存信號而根據(jù)位線的電壓電平選擇性地翻轉(zhuǎn)副鎖存數(shù)據(jù)的邏輯值。所述頁面緩存器電路和副鎖存電路位于存儲器單元陣列的相對側(cè)。
根據(jù)本發(fā)明的另一方面，提供了一種非易失性存儲設(shè)備，其包括存儲器單元陣列，包括連接到多個非易失性存儲器單元的位線；第一和第二偏壓電路，用于預(yù)置位線的電壓并且連接到存儲器單元陣列相對側(cè)上的位線；和頁面緩存器電路，其連接到位線并且用于存儲從非易失性存儲器單元讀出的數(shù)據(jù)和被編程到非易失性存儲器單元中的數(shù)據(jù)。
根據(jù)本發(fā)明的另一方面，提供了一種非易失性半導(dǎo)體存儲設(shè)備，其包括存儲器單元陣列，包括連接到多個非易失性存儲器單元的位線；主檢測鎖存單元，其包括主鎖存單元和主檢測響應(yīng)單元；副鎖存單元，其包括副鎖存電路；第一位線選擇電路，其選擇性地將主檢測鎖存單元連接到位線；第二位線選擇電路，其選擇性地將副鎖存單元連接到位線。
根據(jù)本發(fā)明的另一方面，提供了一種操作多位非易失性半導(dǎo)體存儲設(shè)備的方法，所述方法包括將邏輯值作為主鎖存數(shù)據(jù)存儲在第一鎖存器中；根據(jù)位線的電壓電平將邏輯值作為副鎖存數(shù)據(jù)存儲在第二鎖存器中；在編程模式中，設(shè)定連接到位線的至少一個非易失性存儲器單元的閾值電壓狀態(tài)；和根據(jù)存儲在第二鎖存器的副鎖存數(shù)據(jù)中的位線的電壓電平，在設(shè)定閾值電壓狀態(tài)之后，選擇性地禁止主鎖存數(shù)據(jù)的邏輯值的翻轉(zhuǎn)。
根據(jù)本發(fā)明的另一方面，提供了一種操作多位非易失性半導(dǎo)體存儲設(shè)備的方法，所述方法包括第一位編程操作，其包括用外部提供的第一位數(shù)據(jù)值將所選的存儲器單元編程為對應(yīng)于第一數(shù)據(jù)狀態(tài)的閾值電壓；初始讀出存儲操作，其包括將在第一位編程操作中編程的存儲器單元驅(qū)動至第一基準(zhǔn)電壓，以便將對應(yīng)于第一位數(shù)據(jù)值的副鎖存數(shù)據(jù)存儲在副鎖存塊中；第二位編程操作，其包括在主緩存器塊中存儲與被用來將存儲器單元編程為第四數(shù)據(jù)狀態(tài)的第二位數(shù)據(jù)值對應(yīng)的主鎖存數(shù)據(jù)，并且在初始讀出存儲操作之后將存儲器單元編程為第四數(shù)據(jù)狀態(tài)，從而將存儲器單元編程為對應(yīng)于第三數(shù)據(jù)狀態(tài)的閾值電壓；初級(primary)檢驗(yàn)讀出操作，其包括用第二基準(zhǔn)電壓驅(qū)動存儲器單元，從而在第二位編程操作之后在主檢測節(jié)點(diǎn)上反映存儲器單元的第二位數(shù)據(jù)值；副鎖存驅(qū)動編程操作，其包括驅(qū)動副鎖存塊，以便在主檢測節(jié)點(diǎn)上反映存儲在初始讀出存儲操作中的副鎖存數(shù)據(jù)；初級主鎖存翻轉(zhuǎn)操作，其包括根據(jù)初級檢驗(yàn)讀出操作中的主檢測節(jié)點(diǎn)的電壓電平來翻轉(zhuǎn)主鎖存數(shù)據(jù)，其中主鎖存數(shù)據(jù)的翻轉(zhuǎn)根據(jù)副鎖存驅(qū)動操作中主檢測節(jié)點(diǎn)的電壓電平而被選擇性地禁止；次級(secondary)檢驗(yàn)讀出編程操作，其包括用第三基準(zhǔn)電壓驅(qū)動存儲器單元，從而在初級主鎖存翻轉(zhuǎn)操作之后在主檢測節(jié)點(diǎn)上反映存儲器單元的第二位數(shù)據(jù)值；和次級主鎖存翻轉(zhuǎn)操作，其包括根據(jù)次級檢驗(yàn)讀出操作中主檢測節(jié)點(diǎn)的電壓電平翻轉(zhuǎn)主鎖存數(shù)據(jù)。
根據(jù)本發(fā)明的另一方面，提供了一種操作多位非易失性半導(dǎo)體存儲設(shè)備的方法，所述方法包括第一位編程操作，其包括用外部提供的第一位數(shù)據(jù)值編程所選的存儲器單元；初始讀出存儲操作，其包括驅(qū)動在第一位編程步驟中編程的存儲器單元到第一基準(zhǔn)電壓，以便將對應(yīng)于第一位數(shù)據(jù)值的副鎖存數(shù)據(jù)存儲在副鎖存塊中；第二位編程操作，其包括在初始讀出存儲操作之后驅(qū)動存儲器單元以在存儲器單元中編程外部提供的第二位數(shù)據(jù)值；初級檢驗(yàn)讀出操作，其包括用第二基準(zhǔn)電壓驅(qū)動存儲器單元，從而在第二位編程操作之后在主檢測節(jié)點(diǎn)上反映存儲器單元的第二位數(shù)據(jù)值；副鎖存驅(qū)動操作，其包括驅(qū)動副鎖存塊，以便在主檢測節(jié)點(diǎn)上反映在初始讀出存儲步驟中存儲的副鎖存數(shù)據(jù)；和初級主翻轉(zhuǎn)操作，其包括根據(jù)在初級檢驗(yàn)讀出操作和副鎖存驅(qū)動操作中獲得的主檢測節(jié)點(diǎn)的電壓電平選擇性地翻轉(zhuǎn)主鎖存數(shù)據(jù)。
根據(jù)本發(fā)明的另一方面，提供了一種操作多位非易失性半導(dǎo)體存儲設(shè)備的方法，所述方法包括第一位編程操作，其包括用外部提供的第一位數(shù)據(jù)值編程所選的存儲器單元；初始讀出存儲操作，其包括驅(qū)動在第一位編程操作中編程的存儲器單元到第一基準(zhǔn)電壓，以便將對應(yīng)于第一位數(shù)據(jù)值的副鎖存數(shù)據(jù)存儲在副鎖存塊中；第二位編程操作，其包括在初始讀出存儲操作之后驅(qū)動存儲器單元以便在存儲器單元中編程外部提供的第二位數(shù)據(jù)值；初級檢驗(yàn)讀出操作，其包括用第二基準(zhǔn)電壓驅(qū)動存儲器單元，從而在第二位編程操作之后在主檢測節(jié)點(diǎn)上反映存儲器單元的第二位數(shù)據(jù)值；副鎖存驅(qū)動操作，其包括驅(qū)動副鎖存塊，以便在主檢測節(jié)點(diǎn)上反映在初始讀出存儲步驟中存儲的副鎖存數(shù)據(jù)；初級主翻轉(zhuǎn)操作，其包括根據(jù)在初級檢驗(yàn)讀出操作和副鎖存驅(qū)動操作中獲得的主檢測節(jié)點(diǎn)的電壓電平選擇性地翻轉(zhuǎn)主鎖存數(shù)據(jù)；次級檢驗(yàn)讀出操作，其包括用第三基準(zhǔn)電壓驅(qū)動存儲器單元，從而在初級主翻轉(zhuǎn)操作之后在主檢測節(jié)點(diǎn)上反映存儲器單元的第二位數(shù)據(jù)值；和次級主翻轉(zhuǎn)操作，其包括根據(jù)在次級檢驗(yàn)讀出步驟中獲得的主檢測節(jié)點(diǎn)的電壓電平選擇性地翻轉(zhuǎn)主鎖存數(shù)據(jù)。


通過參考附圖的下面詳細(xì)描述，本發(fā)明的上面和其他方面和特征將變得更加明顯，其中圖1A到1C分別是非易失性存儲器單元的示意圖、非易失性存儲器單元的電路符號、和非易失性存儲器單元的閾值電壓特性；圖2圖解說明了多位非易失性存儲器單元的閾值電壓分布狀態(tài)；圖3至5是用于解釋多位非易失性存儲器單元的編程的閾值電壓分布圖；圖6和7是用于解釋多位非易失性存儲器單元的讀出的閾值電壓分布圖；圖8是根據(jù)本發(fā)明實(shí)施例的多位非易失性存儲設(shè)備的示意圖；圖9是根據(jù)本發(fā)明實(shí)施例的圖8中圖解的主鎖存塊的示意圖；圖10是根據(jù)本發(fā)明實(shí)施例的圖8中圖解的副鎖存塊的示意圖；圖11是根據(jù)本發(fā)明實(shí)施例的多位非易失性存儲設(shè)備的一部分的示意方框圖；圖12是根據(jù)本發(fā)明實(shí)施例的多位非易失性存儲設(shè)備的閾值電壓分布圖；圖13是根據(jù)本發(fā)明實(shí)施例的圖11的多位非易失性存儲設(shè)備的主位線選擇偏移塊和副位線選擇偏移塊的電路圖；圖14是根據(jù)本發(fā)明實(shí)施例的圖11的多位非易失性存儲設(shè)備的主緩存器塊的電路圖；圖15是根據(jù)本發(fā)明實(shí)施例的圖11的多位非易失性存儲設(shè)備的副鎖存塊的電路圖；圖16是根據(jù)本發(fā)明實(shí)施例的圖11的多位非易失性存儲設(shè)備的頁面緩存器解碼器的電路圖；圖17是根據(jù)本發(fā)明實(shí)施例的圖11的多位非易失性存儲設(shè)備的電路圖；圖18A和18B是描述編程根據(jù)本發(fā)明實(shí)施例的圖11的多位非易失性存儲設(shè)備的最低有效位(LSB)的方法的流程圖；圖19A到19C描述編程根據(jù)本發(fā)明實(shí)施例的圖11的多位非易失性存儲設(shè)備的最高有效位(MSB)的方法的流程圖；圖20A和20B是描述編程根據(jù)本發(fā)明實(shí)施例的圖11的多位非易失性存儲設(shè)備的方法的流程圖；圖21A和21B是解釋讀出根據(jù)本發(fā)明實(shí)施例的圖11的多位非易失性存儲設(shè)備的最低有效位(LSB)的時序圖；
圖22A和22B是解釋讀出根據(jù)本發(fā)明實(shí)施例的圖11的多位非易失性存儲設(shè)備的最高有效位(MSS)的時序圖；圖23是描述編程根據(jù)本發(fā)明實(shí)施例的圖11的多位非易失性存儲設(shè)備的方法的流程圖；圖24是用于解釋擦除根據(jù)本發(fā)明實(shí)施例的圖11的多位非易失性存儲設(shè)備的時序圖；和圖25是根據(jù)本發(fā)明另一實(shí)施例的多位非易失性存儲設(shè)備的電路圖。
具體實(shí)施例方式
現(xiàn)在將通過本發(fā)明的優(yōu)選但非限制性的實(shí)施例來描述本發(fā)明。
圖8是根據(jù)本發(fā)明實(shí)施例的非易失性半導(dǎo)體存儲設(shè)備的示意方框圖。
參考圖8，該示例的非易失性半導(dǎo)體存儲設(shè)備包括存儲器單元陣列MCARR、主鎖存塊NWMLB<630>、副鎖存塊NWSLB<630>、第一和第二全局輸入線GDI和nGDI、全局輸出線GDOUT、y條地址信號線Yp<70>、Yq<70>和Yr<70>、主讀出鎖存信號線LCHM<70>、副讀出鎖存信號線LCHS<70>、以及頁面緩存器解碼器NWDE<630>。
存儲器單元陣列MCARR包括矩陣陣列的存儲器單元、字線WL和位線BL。在這一實(shí)施例的示例中，存儲器單元是NAND閃速存儲器單元晶體管。
內(nèi)部輸入線IDI<630>和nIDI<630>以及內(nèi)部輸出線IDOUT<630>連接在頁面緩存器解碼器NWDE<630>與相應(yīng)的主鎖存塊NWMLB<630>之間。
在預(yù)定的操作間隔——例如讀出模式、編程模式和擦除模式期間，第一全局輸入線GDI和第二全局輸入線nGDI發(fā)送相反邏輯狀態(tài)的輸入和控制數(shù)據(jù)。如后面更詳細(xì)解釋的，每個頁面緩存器解碼器NWDE<630>解碼數(shù)據(jù)GDI和nGDI以及y地址數(shù)據(jù)Yq<70>和Yr<70>，以便輸出內(nèi)部輸入線IDI<630>和nIDI<630>的數(shù)據(jù)。
而且，每個頁面緩存器解碼器NWDE<630>向全局輸出線GDOUT提供與內(nèi)部輸出線IDOUT<630>上的數(shù)據(jù)對應(yīng)的數(shù)據(jù)。
每對主鎖存塊NWMLB<630>和副鎖存塊NWSLB<630>一起充當(dāng)多位非易失性存儲器的頁面緩存器塊。
參考圖9，每個主鎖存塊NWMLB包括多個主鎖存電路NWML。也就是，在圖9的示例中，主鎖存塊NWMLB0包括并置于頁面緩存器解碼器NWDE0與存儲器單元陣列MCARR之間的八個(8)主鎖存電路NWML<70>。具體地，每個主鎖存電路NWML<70>經(jīng)由內(nèi)部輸入線IDI0和nIDI0以及內(nèi)部輸出線IDOUT0連接到頁面緩存器解碼器NWDE0，并且每個鎖存電路NWML<70>還經(jīng)由主位線BLm<70>連接到存儲器單元陣列MCARR。而且，如后面更詳細(xì)解釋的，每個主鎖存電路NWML<70>包括晶體管240a，其被門控(gated)到主位線切斷信號BLSHFM。每個晶體管240a連接于主位線BLm<70>與各個主檢測節(jié)點(diǎn)NSENM<70>之間。
參考圖10，每個副鎖存塊NWSLB包括多個副鎖存電路NWSL。也就是，在圖10的示例中，副鎖存塊NWSLB0包括連接到存儲器單元陣列MCARR的八個(8)副鎖存電路NWSL<70>。如所示，每個副鎖存電路NWSL<70>經(jīng)由副位線BLs<70>連接到存儲器單元陣列MCARR。而且，如后面將更詳細(xì)解釋的，每個副鎖存電路NWSL<70>包括晶體管340a，其被門控到副位線切斷信號BLSHFS。每個晶體管340a連接于副位線BLs<70>與各個副檢測節(jié)點(diǎn)NSENS<70>之間。
圖11是與圖8至10的多位非易失性存儲設(shè)備的單條位線BL相關(guān)的電路的示意方框圖。圖11示出了存儲器單元陣列100(對應(yīng)于圖8的存儲器單元陣列MCARR)、主緩存器塊200(對應(yīng)于圖9的一個主鎖存電路NWML)、副鎖存塊300(對應(yīng)于圖10的一個副鎖存電路NWSL)、主位線選擇偏移塊400、副位線選擇偏移塊500、和行解碼器600。注意，主位線選擇偏移塊400和副位線選擇偏移塊在圖8中未示出，因?yàn)檫@些塊可選擇地可以考慮為圖8的存儲器單元陣列MCARR的形成部分。而且，為了簡化，在圖8中沒有示出行解碼器600。
NAND閃速存儲器的特征在于串聯(lián)連接的閃速存儲器單元晶體管串，其中多個并行串組成閃速存儲器的存儲器塊。每個串由在存儲器塊中沿著位線BL串聯(lián)連接的多個閃速存儲器單元晶體管組成，并且字線WL連接到存儲器塊中的各行單元晶體管的控制柵。例如，閃速存儲器設(shè)備可以在每一串包括16或32個單元晶體管，并且在每個存儲器塊中有4224個串(B/L0...B/L4223)。
圖11圖解說明了兩串存儲器單元MC，每個串通過相應(yīng)的偶數(shù)位線BLe或奇數(shù)位線BLo而存儲和輸出數(shù)據(jù)。也就是，根據(jù)本發(fā)明實(shí)施例的示例，每條位線BL由偶數(shù)位線BLe和奇數(shù)位線BLo組成。后面將更詳細(xì)地解釋對這些奇數(shù)和偶數(shù)位線BLe和BLo的訪問。
在每串的兩端是串選擇晶體管，其具有接收串選擇信號SSL和地選擇信號GSL的控制柵。通常，利用選擇信號SSL和GSL來讀出和編程單元晶體管。而且，在每串的末尾是公共源極線CSL，其設(shè)定每個存儲器塊的單元晶體管串的源極線電壓。如所示，從解碼行地址信號RADD的行解碼器600提供字線信號WL<n1>以及選擇信號SSL和GSL。
仍舊參考圖11，連接到位線BLe和BLo的兩端的是主位線選擇偏移塊400和副位線選擇偏移塊500。主位線BLm在主緩存器塊200與主位線選擇偏移塊400之間延伸，而副位線BLs在副鎖存塊300與副位線選擇偏移塊500之間延伸。主緩存器塊200響應(yīng)于主鎖存信號LCHM和y地址信號Yp而在主位線BLm上發(fā)送/接收數(shù)據(jù)并且在內(nèi)部輸出線IDOUT上發(fā)送數(shù)據(jù)。頁面緩存器解碼器700根據(jù)全局輸入數(shù)據(jù)信號GDI和nGDI以及y地址數(shù)據(jù)Yq和Yr將內(nèi)部輸入數(shù)據(jù)線IDI和nIDI上的數(shù)據(jù)提供至主緩存器塊200。而且，頁面緩存器解碼器700將數(shù)據(jù)提供至與內(nèi)部輸出數(shù)據(jù)線IDOUT上的數(shù)據(jù)對應(yīng)的全局輸出線GDOUT。最后，副鎖存塊300響應(yīng)于副鎖存信號和檢驗(yàn)信號VFY而在副位線BLs上發(fā)送和接收數(shù)據(jù)。
下面將更詳細(xì)地描述圖11圖解的每個塊。然而，開始，將注意力投入圖12，圖12用于解釋組成本發(fā)明實(shí)施例的多位非易失性存儲設(shè)備的各種狀態(tài)的單元晶體管閾值電壓分布。應(yīng)當(dāng)理解，圖12所示的電壓值僅僅是示例。
在本發(fā)明實(shí)施例的示例中，存儲在每個單元晶體管中的邏輯值對應(yīng)于四個閾值電壓分布狀態(tài)中的至少一個。也就是，如圖12所示，此處描述的示例采用灰度編碼方案，其中根據(jù)四個連續(xù)的閾值電壓分布(即，四個不同的數(shù)據(jù)狀態(tài))分別指定兩位邏輯值11、10、00和01。
在該實(shí)施例的示例中，表1示出了與每個數(shù)據(jù)狀態(tài)相關(guān)的閾值電壓范圍。
表1

而且，在該實(shí)施例的示例中，每個數(shù)據(jù)狀態(tài)被指定為由第一位數(shù)據(jù)值和第二位數(shù)據(jù)值組成，其中第一位數(shù)據(jù)值是最低有效位(LSB)數(shù)據(jù)值，第二位數(shù)據(jù)值是最高有效位(MSB)數(shù)據(jù)值。下面在表2中示出了這些指定。
表2

如表2所示，第一和第四數(shù)據(jù)狀態(tài)具有相同的第一位數(shù)據(jù)值(也就是“1”)，而第二和第三數(shù)據(jù)狀態(tài)具有相同的第一位數(shù)據(jù)值(也就是“0”)。而且，第一和第二數(shù)據(jù)狀態(tài)具有相同的第二位數(shù)據(jù)值(也就是“1”)，而第三和第四數(shù)據(jù)狀態(tài)具有相同的第二位數(shù)據(jù)值(也就是“0”)。
仍參考圖12，第一、第二和第三讀出電壓VR1、VR2和VR3被提供至字線WL，以便確定單元晶體管的數(shù)據(jù)狀態(tài)，即，確定哪兩位值正存儲在單元晶體管中。在數(shù)據(jù)狀態(tài)的閾值電壓分布之間的間隔中設(shè)定讀出電壓，并且在該實(shí)施例的示例中，讀出電壓VR1、VR2和VR3分別是0V、1V和2V。
例如，假設(shè)這樣的讀出操作，即第三讀出電壓VR3被施加到連接到所選的存儲器單元MCsel的字線WL1。在這種情況下，如果所選的存儲器單元MCsel被編程為數(shù)據(jù)狀態(tài)“11”、“10”或“00”，則存儲器單元MCsel將響應(yīng)第三讀出電壓VR3而變成導(dǎo)通，并且相應(yīng)的位線BL將被驅(qū)動為地電壓VSS。相反，如果存儲器單元MCsel被編程為數(shù)據(jù)狀態(tài)“01”，則存儲器單元MCsel將保持截止，并且相應(yīng)的位線BL將保持其初始電壓狀態(tài)。如以后更詳細(xì)的描述，在讀出操作模式期間，讀出電壓VR1、VR2和VR3被選擇性地施加到所選的字線WL1，以便確定被選的存儲器單元MCsel的所存儲的數(shù)據(jù)狀態(tài)。
圖12描述的也是第一、第二和第三檢驗(yàn)讀出電壓VF1、VF2和VF3。如后面將更詳細(xì)地討論的，在所選的存儲器單元MCsel中執(zhí)行的用來確認(rèn)第一和第二位數(shù)據(jù)值的正確編程的檢驗(yàn)讀出操作中利用這些電壓。檢驗(yàn)讀出電壓VF1、VF2和VF3分別被設(shè)定為接近于第二至第四閾值電壓分布的最小閾值電壓。在該實(shí)施例的示例中，檢驗(yàn)讀出電壓VF1、VF2和VF3分別為大約0.3V、1.3V和2.3V。
現(xiàn)在參考圖13，圖13圖解說明了圖11所示的主位線選擇偏移塊400和副位線選擇偏移塊500的示例。這些塊用于調(diào)節(jié)偶數(shù)位線BLe和奇數(shù)位線BLo至讀出、編程和擦除操作模式期間適合的電壓。
這一示例的主位線選擇偏移塊400包括高壓NMOS晶體管411至417。晶體管411和412被分別門控至主高偶數(shù)屏蔽控制信號SHLDHeM和主高奇數(shù)屏蔽控制信號SHLDHoM，從而選擇性地將電源電壓VDD施加到偶數(shù)位線BLe和奇數(shù)位線BLo。類似地，晶體管413和414被分別門控至主低偶數(shù)屏蔽控制信號SHLDLeM和主低奇數(shù)屏蔽控制信號SHLDLoM，從而選擇性地將電源電壓VSS施加到偶數(shù)位線BLe和奇數(shù)位線BLo。晶體管415和416被用來選擇偶數(shù)位線BLe或奇數(shù)位線BLo。如所示，這些晶體管415和416分別與偶數(shù)位線BLe和奇數(shù)位線BLo連接，并且被門控至主偶數(shù)位線選擇信號BLSLTeM和主奇數(shù)位線選擇信號BLSLToM。最后，控制主位線選擇偏移塊400對主位線BLm訪問的晶體管417連接在主位線BLm與晶體管415和416的公共節(jié)點(diǎn)之間，并且被門控至主檢測節(jié)點(diǎn)阻塞信號SOBLKM。
這一示例的副位線選擇偏移塊500包括高壓NMOS晶體管511至517。晶體管511和512被分別門控至副高偶數(shù)屏蔽控制信號SHLDHeS和副高奇數(shù)屏蔽控制信號SHLDHoS，從而選擇性地將電源電壓VDD施加到偶數(shù)位線BLe和奇數(shù)位線BLo。類似地，晶體管513和514被分別門控至副低偶數(shù)屏蔽控制信號SHLDLeS和副低奇數(shù)屏蔽控制信號SHLDLoS，從而選擇性地將電源電壓VSS施加到偶數(shù)位線BLe和奇數(shù)位線BLo。晶體管515和516被用來選擇偶數(shù)位線BLe或奇數(shù)位線BLo。如所示，這些晶體管515和516分別與偶數(shù)位線BLe和奇數(shù)位線BLo連接，并且被門控至副偶數(shù)位線選擇信號BLSLTeS和副奇數(shù)位線選擇信號BLSLToS。最后，控制副位線選擇偏移塊500對副位線BLs訪問的晶體管517連接在副位線BLs與晶體管515和516的公共節(jié)點(diǎn)之間，并且被門控至副檢測節(jié)點(diǎn)阻塞信號SOBLKS。
上述的控制信號SHLDLeM/SHLDLeS、SHLDHeM/SHLDHeS、SHLDLoM/SHLDLoS、SHLDHoM/SHLDHoS、BLSLTeM/BLSLTeS、BLSLToM/BLSLToS和SOBLKM/SOBLKS最好是超過電源電壓VDD的高壓門控信號。
主位線選擇偏移塊400的晶體管411至414以及副位線選擇偏移塊500的晶體管511至514通常分別被提供用來提高主位線BLm和副位線BLs的驅(qū)動性能。同時，主位線選擇偏移塊400的晶體管415至417以及副位線選擇偏移塊500的晶體管515至517通常被提供來選擇偶數(shù)和奇數(shù)位線BLe和BLo。然而，本發(fā)明不限于這些電路的提供。
而且，在這一實(shí)施例的示例中，偶數(shù)位線BLe和奇數(shù)位線BLo中未被選擇的一個充當(dāng)干擾屏蔽線。然而，本發(fā)明不限于這種結(jié)構(gòu)，事實(shí)上，本發(fā)明也應(yīng)用于具有單條位線BL(即，沒有偶數(shù)和奇數(shù)位線BLe和BLo)的結(jié)構(gòu)。
圖14是圖解說明圖11所示的主緩存器塊200的示例的電路圖。響應(yīng)主讀出鎖存信號LCHM到邏輯“H”狀態(tài)的激活，主緩存器塊200在讀出操作期間工作，以便檢測主位線BLm的電壓電平，即在位線BL上反映的存儲器單元MCsel中的數(shù)據(jù)。在這種情況下，將與存儲在存儲器單元MCsel中的檢測的數(shù)據(jù)對應(yīng)的數(shù)據(jù)存儲在主緩存器塊200的主鎖存節(jié)點(diǎn)NLATM上。另外，主緩存器塊200在編程操作期間工作，以便將與第一全局輸入線GDI和第二全局輸入線nGDI的外部施加的數(shù)據(jù)對應(yīng)的數(shù)據(jù)存儲在主鎖存節(jié)點(diǎn)NLATM上。這里，在主緩存器塊200的主鎖存節(jié)點(diǎn)NLATM上的數(shù)據(jù)被指定為“主鎖存數(shù)據(jù)”。
參考圖14，這一示例的主緩存器塊200包括主檢測節(jié)點(diǎn)NSENM、主檢測鎖存單元210、和輸出驅(qū)動單元220。另外，主緩存器塊200最好還包括主預(yù)充電單元230和主位線切斷單元240。這一示例的主檢測鎖存單元210包括主鎖存單元211、主鎖存發(fā)送單元213、主鎖存驅(qū)動單元215、主檢測響應(yīng)單元217、和主緩存器選擇單元219。
主檢測節(jié)點(diǎn)NSENM適于反映主位線BLm的電壓電平，并且通過主位線切斷單元240被選擇性地連接到主位線BLm。
主位線切斷單元240響應(yīng)主位線切斷信號BLSHFM而控制主位線BLm連接到主檢測節(jié)點(diǎn)NSENM。在這一示例中，主位線切斷單元240是使用主位線切斷晶體管240a來實(shí)現(xiàn)的，它是響應(yīng)主位線切斷信號BLSHFM而被門控的低壓NMOS晶體管。
在讀出操作期間，主鎖存單元211在主鎖存節(jié)點(diǎn)NLATM上存儲與主檢測節(jié)點(diǎn)NSENM的電壓電平對應(yīng)的主鎖存數(shù)據(jù)。
主鎖存驅(qū)動單元215響應(yīng)緩存器選擇地址Yp而被使能以產(chǎn)生主鎖存驅(qū)動電壓。在這一示例中，主鎖存驅(qū)動電壓是地電壓VSS。而且，在這一示例中，主鎖存驅(qū)動單元215包括主鎖存驅(qū)動晶體管215a。主鎖存驅(qū)動晶體管215a是響應(yīng)緩存器選擇地址Yp而被門控的NMOS晶體管，并且具有連接到地電壓VSS的源極。
這一示例的鎖存發(fā)送單元213包括第一鎖存發(fā)送晶體管213a和第二鎖存發(fā)送晶體管213b。第一鎖存發(fā)送晶體管213a響應(yīng)第一內(nèi)部輸入線IDI，向主鎖存單元211的節(jié)點(diǎn)N211a提供從主鎖存驅(qū)動晶體管215a提供的主鎖存驅(qū)動電壓。第一鎖存發(fā)送晶體管213a與主鎖存驅(qū)動晶體管215a串聯(lián)連接，并且響應(yīng)在第一內(nèi)部輸入線IDI上載入的數(shù)據(jù)而被門控。因此，如果當(dāng)緩存器選擇地址Yp處于邏輯“H”狀態(tài)時將邏輯“H”狀態(tài)的數(shù)據(jù)施加到第一內(nèi)部輸入線IDI，則第一鎖存發(fā)送晶體管213a將地電壓VSS提供至主鎖存單元211的節(jié)點(diǎn)N211a。
第二鎖存發(fā)送晶體管213b響應(yīng)第二內(nèi)部輸入線nIDI，向主鎖存單元211的主鎖存節(jié)點(diǎn)NLATM提供從主鎖存驅(qū)動晶體管215a提供的主鎖存驅(qū)動電壓。第二鎖存發(fā)送晶體管213b與主鎖存驅(qū)動晶體管215a串聯(lián)連接，并且響應(yīng)在第二內(nèi)部輸入線nIDI上載入的數(shù)據(jù)而被門控。當(dāng)將邏輯“H”狀態(tài)的數(shù)據(jù)施加到第二內(nèi)部輸入線nIDI和緩存器選擇地址Yp處于邏輯“H”狀態(tài)時，第二鎖存發(fā)送晶體管213b將地電壓VSS提供至主鎖存單元211的主鎖存節(jié)點(diǎn)NLATM。
也就是，在這一示例中，當(dāng)邏輯“1”的數(shù)據(jù)被編程為第一或第二位數(shù)據(jù)時，第一鎖存發(fā)送晶體管213a導(dǎo)通，因此存儲在主鎖存節(jié)點(diǎn)NLATM上的主鎖存數(shù)據(jù)是邏輯“H”。而且，當(dāng)邏輯“0”的數(shù)據(jù)被編程為第一或第二位數(shù)據(jù)時，第二鎖存發(fā)送晶體管213b導(dǎo)通，因此存儲在主鎖存節(jié)點(diǎn)NLATM上的主鎖存數(shù)據(jù)是邏輯“L”。
這里，如圖14所示，主鎖存驅(qū)動電壓被發(fā)送至主鎖存單元211所經(jīng)過的路徑稱作“緩存器輸入路徑RBIN1和RBIN2”。也就是，包括主鎖存驅(qū)動晶體管215a和第一鎖存發(fā)送晶體管213a的路徑被稱作第一緩存器輸入路徑RBIN1，包括主鎖存驅(qū)動晶體管215b和第二鎖存發(fā)送晶體管213b的路徑被稱作第二緩存器輸入路徑RBIN2。
同時，第一鎖存發(fā)送晶體管213a在讀出數(shù)據(jù)時導(dǎo)通。這時，通過第一鎖存發(fā)送晶體管213a將從主檢測響應(yīng)單元217提供的主檢測響應(yīng)電壓選擇性地提供至主鎖存單元211的節(jié)點(diǎn)N211a。
通過主檢測節(jié)點(diǎn)NSENM驅(qū)動主檢測響應(yīng)單元217，以將主檢測響應(yīng)電壓發(fā)送至鎖存發(fā)送單元213。在這一示例中，主檢測響應(yīng)電壓是地電壓VSS，并且主檢測響應(yīng)單元217包括與主輸出檢測晶體管217b串聯(lián)連接的主檢測響應(yīng)晶體管217a。主檢測響應(yīng)晶體管217a是響應(yīng)在主檢測節(jié)點(diǎn)NSENM上載入的數(shù)據(jù)而被門控的NMOS晶體管。主輸出檢測晶體管217b是被門控至主讀出鎖存信號LCHM的NMOS晶體管，并且其源極連接到地電壓VSS。
當(dāng)主檢測節(jié)點(diǎn)NSENM的電壓電平接近于電源電壓VDD時，主檢測響應(yīng)晶體管217a導(dǎo)通。而且，假設(shè)在這一操作間隔內(nèi)第一內(nèi)部輸入線IDI被激活為邏輯“H”狀態(tài)。在這種情況下，響應(yīng)主讀出鎖存信號LCHM，主輸出檢測晶體管217b通過鎖存發(fā)送單元213的第一鎖存發(fā)送晶體管213a向主鎖存單元211的節(jié)點(diǎn)N211a提供主檢測響應(yīng)電壓，即地電壓VSS。這使得主鎖存節(jié)點(diǎn)NLATM存儲與主檢測節(jié)點(diǎn)NSENM的數(shù)據(jù)(～VDD)對應(yīng)的邏輯“H”狀態(tài)的主鎖存數(shù)據(jù)。
另一方面，當(dāng)主檢測節(jié)點(diǎn)NSENM的電壓電平接近于地電壓VSS時，主檢測響應(yīng)晶體管217a截止。在這種情況下，即使主讀出鎖存信號LCHM變成邏輯“H”，主鎖存單元211根據(jù)輸入數(shù)據(jù)值而維持其當(dāng)前存儲的邏輯狀態(tài)。
緩存器選擇單元219控制主鎖存節(jié)點(diǎn)NLATM與主檢測節(jié)點(diǎn)NSENM的連接。在這一示例中，緩存器選擇單元219包括緩存器選擇晶體管219a，其為響應(yīng)緩存器選擇信號PBSLT而被門控的NMOS晶體管。當(dāng)緩存器選擇信號PBSLT變成邏輯“H”時，通過緩存器選擇晶體管219a將主鎖存節(jié)點(diǎn)NLATM上的數(shù)據(jù)發(fā)送至主檢測節(jié)點(diǎn)NSENM。
主預(yù)充電單元230將主檢測節(jié)點(diǎn)NSENM預(yù)充電為預(yù)定的主預(yù)充電電壓。在這一實(shí)施例中，主預(yù)充電電壓是電源電壓VDD。也就是，主檢測節(jié)點(diǎn)NSENM起初被預(yù)充電為電源電壓VDD，以便反映主位線BLm的電壓電平。在這種情況下，當(dāng)所選的存儲器單元MCsel是“導(dǎo)通單元(on cell)”，主檢測節(jié)點(diǎn)NSENM的電壓電平減少到地電壓VSS。
另一方面，當(dāng)所選的存儲器單元MCsel被確定為“截止單元(off cell)”時，主檢測節(jié)點(diǎn)NSENM可以維持為電源電壓VDD(盡管，如后面解釋的，由于對副鎖存塊300的操作，主檢測節(jié)點(diǎn)NSENM的電壓電平可以減少到地電壓VSS)。
這一示例的主預(yù)充電單元230包括主預(yù)充電晶體管230a。主預(yù)充電晶體管230a是提供有連接到電源電壓VDD(例如2.2V)的源極并且響應(yīng)主預(yù)充電信號/PLOADM而被門控的PMOS晶體管。
輸出驅(qū)動單元220響應(yīng)緩存器選擇地址Yp而被使能，并且驅(qū)動內(nèi)部輸出線IDOUT為預(yù)定的輸出驅(qū)動電壓，該預(yù)定的輸出驅(qū)動電壓取決于存儲在主鎖存節(jié)點(diǎn)NLATM上的主鎖存數(shù)據(jù)。內(nèi)部輸出線IDOUT與主鎖存節(jié)點(diǎn)NLATM以及緩存器輸入路徑RBINl和RBIN2電隔離。這樣，防止了由在內(nèi)部輸出線IDOUT上載入的數(shù)據(jù)引起的主鎖存節(jié)點(diǎn)NLATM的不經(jīng)意驅(qū)動。
在這一示例中，輸出驅(qū)動單元220包括串聯(lián)連接在輸出驅(qū)動電壓與內(nèi)部輸出線IDOUT之間的第一輸出驅(qū)動晶體管220a和第二輸出驅(qū)動晶體管220b。第一輸出驅(qū)動晶體管220a響應(yīng)存儲在主鎖存單元211的主鎖存節(jié)點(diǎn)NLATM上的主鎖存數(shù)據(jù)而被門控。第二輸出驅(qū)動晶體管220b響應(yīng)緩存器選擇地址Yp而被門控。在示例中，輸出驅(qū)動電壓是地電壓VSS。
根據(jù)這一實(shí)施例的示例，當(dāng)存儲在主鎖存節(jié)點(diǎn)NLATM上的主鎖存數(shù)據(jù)是邏輯“H”時，響應(yīng)緩存器選擇地址Yp向邏輯“H”狀態(tài)的轉(zhuǎn)變，內(nèi)部輸出線IDOUT被驅(qū)動為地電壓VSS。
另一方面，當(dāng)存儲在主鎖存節(jié)點(diǎn)NLATM上的主鎖存數(shù)據(jù)是邏輯“L”時，第一輸出驅(qū)動晶體管220a截止。在這種情況下，不管緩存器選擇地址Yp的電壓電平是否變化為邏輯“H”狀態(tài)，內(nèi)部輸出線IDOUT維持其高壓狀態(tài)。在這一示例中，內(nèi)部輸出線IDOUT的高壓狀態(tài)是電源電壓VDD。
現(xiàn)在參考圖15，其圖解說明了圖11的副鎖存塊300的示例。副鎖存塊300響應(yīng)副讀出鎖存信號LCHS到邏輯“H”狀態(tài)的激活而在讀出操作期間工作，以便讀出副位線BLs的電壓電平，并且存儲讀出的數(shù)據(jù)為副鎖存數(shù)據(jù)。在這一實(shí)施例中，在完成存儲器單元MCsel中的第二位數(shù)據(jù)值的編程之前，但是在完成存儲器單元MCsel中的第一位數(shù)據(jù)值的編程之后，副讀出鎖存信號LCHS被激活為邏輯“H”狀態(tài)。同樣在該實(shí)施例中，存儲在主緩存器塊200中的主鎖存數(shù)據(jù)可被翻轉(zhuǎn)為對應(yīng)于最終從存儲器單元MCsel讀出的數(shù)據(jù)值。然而，當(dāng)副鎖存數(shù)據(jù)是邏輯“H”時，可以阻塞主鎖存數(shù)據(jù)的翻轉(zhuǎn)。
注意，先前描述的主緩存器塊200在被應(yīng)用到單位非易失性半導(dǎo)體存儲設(shè)備時是整體起作用的，并且多位功能性是通過簡單添加副鎖存塊300而獲得的。如本領(lǐng)域的普通技術(shù)人員理解的，這帶來顯著的設(shè)計(jì)和制造相關(guān)的優(yōu)點(diǎn)。如在本發(fā)明實(shí)施例的示例中描述的，通過在存儲器單元陣列100相對側(cè)上放置主緩存器塊200和副鎖存塊300可以進(jìn)一步增強(qiáng)這些優(yōu)點(diǎn)。
圖15的副鎖存塊300包括副檢測節(jié)點(diǎn)NSENS、副檢測鎖存單元310、和副驅(qū)動單元320，并且最好還包括副預(yù)充電單元330和副位線切斷單元340。副檢測鎖存單元310包括副鎖存單元311、副鎖存初始化單元315和副檢測響應(yīng)單元317。
副檢測節(jié)點(diǎn)NSENS被適配用來反映副位線BLs的電壓電平，并且通過副位線切斷單元340連接到副位線BLs。
副位線切斷單元340響應(yīng)副位線切斷信號BLSHFS而控制副位線BLs與副檢測節(jié)點(diǎn)NSENS的連接。在該示例中，副位線切斷單元340是使用副位線切斷晶體管340a實(shí)現(xiàn)的，其是響應(yīng)副位線切斷信號BLSHFS而被門控的低壓NMOS晶體管。
副檢測鎖存單元310在副鎖存節(jié)點(diǎn)NLATS上存儲與副檢測節(jié)點(diǎn)NSENS的電壓電平對應(yīng)的數(shù)據(jù)。這里，存儲在副鎖存節(jié)點(diǎn)NLATS上的數(shù)據(jù)被指定為“副鎖存數(shù)據(jù)”。
副鎖存初始化單元315響應(yīng)副鎖存初始化信號RST而初始化副鎖存數(shù)據(jù)。在該示例中，當(dāng)副鎖存初始化信號RST被激活至邏輯“H”狀態(tài)時，副鎖存節(jié)點(diǎn)NLATS上的副鎖存數(shù)據(jù)被初始化至邏輯“H”狀態(tài)的數(shù)據(jù)。同樣在該示例中，副鎖存節(jié)點(diǎn)NLATS的邏輯“H”狀態(tài)是電源電壓VDD。
副鎖存初始化單元315包括例如副鎖存初始化晶體管315a。副鎖存初始化晶體管315a是響應(yīng)副鎖存初始化信號RST而被門控的NMOS晶體管，并且被提供有連接到地電壓VSS的源極。
副鎖存單元311在副鎖存節(jié)點(diǎn)NLATS上存儲與副檢測節(jié)點(diǎn)NSENS的電壓電平對應(yīng)的數(shù)據(jù)。
副檢測響應(yīng)單元317被副檢測節(jié)點(diǎn)NSENS驅(qū)動來將副檢測響應(yīng)電壓發(fā)送至副鎖存單元311，并且最終被控制為使得對應(yīng)于副檢測節(jié)點(diǎn)NSENS的數(shù)據(jù)被存儲在副鎖存節(jié)點(diǎn)NLATS上。在該示例中，副檢測響應(yīng)電壓是地電壓VSS，并且副檢測響應(yīng)單元317包括副檢測響應(yīng)晶體管317a和副輸出檢測晶體管317b。副檢測響應(yīng)晶體管317a是響應(yīng)存儲在副檢測節(jié)點(diǎn)NSENS上的數(shù)據(jù)而被門控的NMOS晶體管。副輸出檢測晶體管317b是與副檢測響應(yīng)晶體管317a串聯(lián)連接的NMOS晶體管，并且包括連接到地電壓VSS的源極。圖15的副檢測響應(yīng)單元317也包括所示的NMOS晶體管317c。該NMOS晶體管317c是通過模擬圖14的主緩存器塊200的第一鎖存發(fā)送晶體管213a而實(shí)現(xiàn)的，并且由電源電壓VDD門控。
副預(yù)充電單元330將副檢測節(jié)點(diǎn)NSENS預(yù)充電至預(yù)定的副預(yù)充電電壓。在該示例中，副預(yù)充電電壓是電源電壓VDD，并且副預(yù)充電單元330包括預(yù)充電晶體管330a。副預(yù)充電晶體管330a是PMOS晶體管，其包括連接到電源電壓VDD的源極并且響應(yīng)副預(yù)充電信號/PLOADS而被門控。
副驅(qū)動單元320響應(yīng)檢驗(yàn)讀出控制信號VFY而被使能，以便取決于存儲在副鎖存節(jié)點(diǎn)NLATS上的副鎖存數(shù)據(jù)而驅(qū)動副檢測節(jié)點(diǎn)NSENS至預(yù)定副驅(qū)動電壓。在該示例中，副驅(qū)動單元320包括與第二副驅(qū)動晶體管320b串聯(lián)連接的第一副驅(qū)動晶體管320a、副驅(qū)動電壓和副檢測節(jié)點(diǎn)NSENS。第一副驅(qū)動晶體管320a響應(yīng)存儲在副鎖存節(jié)點(diǎn)NLATS上的副鎖存數(shù)據(jù)而被門控。也就是，當(dāng)存儲在副鎖存單元311的副鎖存節(jié)點(diǎn)NLATS上的數(shù)據(jù)是邏輯“H”時，第一副驅(qū)動晶體管320a導(dǎo)通。第二副驅(qū)動晶體管320b響應(yīng)檢驗(yàn)讀出控制信號VFY而被門控，以便將副檢測節(jié)點(diǎn)NSENS驅(qū)動至副驅(qū)動電壓。在該實(shí)施例中，副驅(qū)動電壓是地電壓VSS，并且其連接到第二副驅(qū)動晶體管320b的源極端。
在副鎖存塊300的操作中，如果所選的存儲器單元MCsel被確定為“截止單元”，則副檢測節(jié)點(diǎn)NSENS具有預(yù)充電的電源電壓VDD。而且，副鎖存節(jié)點(diǎn)NLATS上的副鎖存數(shù)據(jù)響應(yīng)副讀出鎖存信號LCHS而被翻轉(zhuǎn)為邏輯“L”狀態(tài)。在這種情況下，如果檢驗(yàn)讀出控制信號VFY轉(zhuǎn)變?yōu)檫壿嫛癏”狀態(tài)，則副檢測節(jié)點(diǎn)NSENS維持電源電壓VDD。
另一方面，如果所選的存儲器單元MCsel被確定為“導(dǎo)通單元”，則副檢測節(jié)點(diǎn)NSENS的電壓電平減少到地電壓VSS。在這種情況下，即使副讀出鎖存信號LCHS被激活為邏輯“H”狀態(tài)，副鎖存節(jié)點(diǎn)NLATS上的副鎖存數(shù)據(jù)不翻轉(zhuǎn)，并且相反保持其初始“H”狀態(tài)。這時，當(dāng)發(fā)生檢驗(yàn)讀出控制信號VFY向邏輯“H”狀態(tài)的轉(zhuǎn)變時，副檢測節(jié)點(diǎn)NSENS被驅(qū)動至地電壓VSS。這樣，被驅(qū)動至地電壓VSS的副檢測節(jié)點(diǎn)NSENS最終驅(qū)動主緩存器塊200的主檢測節(jié)點(diǎn)NSENM(圖14)至地電壓VSS，從而防止了存儲在主鎖存節(jié)點(diǎn)NLATM上的主鎖存數(shù)據(jù)的翻轉(zhuǎn)。
圖16是圖解說明圖11所示的頁面緩存器解碼器700的示例的電路圖。圖16示例中的頁面緩存器解碼器700包括第一至第三解碼器邏輯門701、703和705、反相器706和解碼器晶體管707。
頁面緩存器解碼器700具有兩個主要功能。第一，頁面緩存器解碼器700選擇性地發(fā)送與內(nèi)部輸出線IDOUT上的數(shù)據(jù)對應(yīng)的輸出數(shù)據(jù)至全局輸出線GDOUT。第二，頁面緩存器解碼器700將與第一全局輸入線GDI和第二全局輸入線nGDI上的輸入數(shù)據(jù)對應(yīng)的數(shù)據(jù)分別發(fā)送至第一內(nèi)部輸入線IDI和第二內(nèi)部輸入線nIDI。
這里，y地址信號Yq稱作主選擇地址，y地址信號Yr稱作副選擇地址。也就是，在先前描述的圖8的示例中，非易失性存儲器包括64個頁面緩存器解碼器NWDE<630>。根據(jù)主選擇地址Yq<70>和副選擇地址Yr<70>的組合分別地選擇頁面緩存器解碼器NWDE<630>。主選擇地址Yq<70>用于選擇64個頁面緩存器解碼器NWDE<630>當(dāng)中8組(每組具有8個緩存器解碼器)之一，并且副選擇地址Yr<70>用于選擇包含在所選的組中的8個頁面緩存器解碼器中的任意一個。而且，如先前所述，緩存器選擇地址Yp<70>用于選擇與所選的緩存器解碼器相關(guān)聯(lián)的8個頁面緩存器(主鎖存電路)中的獨(dú)立的一個。
參考圖16，第一解碼器邏輯門701對主選擇地址Yq和副選擇地址Yr執(zhí)行邏輯運(yùn)算，并且輸出邏輯運(yùn)算結(jié)果作為塊解碼信號/BLDEC。在該示例中，第一解碼器邏輯門701是對主選擇地址Yq和副選擇地址Yr執(zhí)行NAND運(yùn)算的NAND門，并且輸出NAND運(yùn)算結(jié)果作為塊解碼信號/BLDED。在這種情況下，當(dāng)主選擇地址Yq和副選擇地址Yr都被激活至邏輯“H”狀態(tài)時，塊解碼信號/BLDEC被激活至邏輯“L”狀態(tài)。
第二解碼器邏輯門703響應(yīng)塊解碼信號/BLDEC而被使能，并且根據(jù)第一全局輸入線GDI上的數(shù)據(jù)將邏輯運(yùn)算結(jié)果提供至第一內(nèi)部輸入線IDI。在該示例中，第二解碼器邏輯門703是對塊解碼信號/BLDEC和第一全局輸入線GDI執(zhí)行NOR運(yùn)算的NOR門。在這種情況下，當(dāng)塊解碼信號/BLDEC處于邏輯“L”狀態(tài)時(即當(dāng)主選擇地址Yq和副選擇地址Yr都處于邏輯“H”狀態(tài)時)，第二解碼器邏輯門703反相(invert)第一全局輸入線GDI上的數(shù)據(jù)，并且將反相的結(jié)果提供至第一內(nèi)部輸入線IDI。
第三解碼器邏輯門705響應(yīng)塊解碼信號/BLDEC而被使能，并且根據(jù)第二全局輸入線nGDI上的數(shù)據(jù)將邏輯運(yùn)算結(jié)果提供至第二內(nèi)部輸入線nIDI。在該示例中，第三解碼器邏輯門705是對塊解碼信號/BLDEC和第二全局輸入線nGDI執(zhí)行NOR運(yùn)算的NOR門。在這種情況下，當(dāng)塊解碼信號/BLDEC處于邏輯“L”狀態(tài)時(即當(dāng)主選擇地址Yq和副選擇地址Yr都處于邏輯“H”狀態(tài)時)，第三解碼器邏輯門705反相第二全局輸入線nGDI上的數(shù)據(jù)，并且將反相的數(shù)據(jù)提供至其第二內(nèi)部輸入線nIDI。
反相器706反相塊解碼信號/BLDEC以便門控解碼器晶體管707。這樣，在該示例中，當(dāng)塊解碼信號/BLDEC被激活為邏輯“L”狀態(tài)時，解碼器晶體管707將內(nèi)部輸出線IDOUT上的數(shù)據(jù)提供至全局輸出線GDOUT。
下面將詳細(xì)描述根據(jù)本發(fā)明實(shí)施例的編程、讀出和擦除操作模式。在下面的討論的同時將參考圖8-16。而且為了方便，示出了圖17，其圖解說明了與一對奇數(shù)和偶數(shù)位線BLo和BLe相關(guān)聯(lián)的全部上述電路的圖。在圖17中利用與先前附圖中出現(xiàn)的相同信號和節(jié)點(diǎn)表示，因此，關(guān)于圖17中出現(xiàn)的元素的相互連接，參考對應(yīng)的在前討論。
圖18A和圖18B是示出在編程根據(jù)本發(fā)明實(shí)施例的多位非易失性半導(dǎo)體存儲設(shè)備的第一數(shù)據(jù)位值(即最低有效位(LSB))期間主要信號和節(jié)點(diǎn)電壓的時序圖。此處將這一編程順序稱作“第一數(shù)據(jù)位值LSB”編程模式LSBPG。
為了解釋，圖18A和18B分為八(8)個LSBPG間隔，也就是，頁面緩存器設(shè)置間隔(下文稱作“LSBPG1”間隔)、數(shù)據(jù)載入間隔(下文稱作“LSBPG2”間隔)、高壓使能間隔(下文稱作“LSBPG3”間隔)、位線設(shè)置間隔(下文稱作“LSBPG4”間隔)、編程執(zhí)行間隔(下文稱作“LSBPG5”間隔)、恢復(fù)間隔(下文稱作“LSBPG6”間隔)、檢驗(yàn)讀出間隔(下文稱作“LSBPG7”間隔)、和檢驗(yàn)掃描間隔(下文稱作“LSBPG8”間隔)。
貫穿LSBPG1至LSBPG8間隔的始終，副預(yù)充電信號/PLOADS、副讀出鎖存信號LCHS、檢驗(yàn)讀出控制信號VFY和副鎖存初始化信號RST都是無效的。因此有效地防止了副鎖存塊300影響主檢測節(jié)點(diǎn)NSENM。
在LSBPG1間隔期間，在載入外部施加的數(shù)據(jù)之前，主鎖存節(jié)點(diǎn)NLATM被調(diào)節(jié)為編程禁止?fàn)顟B(tài)，即，在這一示例中，主鎖存節(jié)點(diǎn)NLATM的電壓電平被設(shè)定為邏輯“H”狀態(tài)。這里，術(shù)語“編程禁止?fàn)顟B(tài)”是指對于外部施加的數(shù)據(jù)不需要執(zhí)行編程的狀態(tài)。在該示例中，當(dāng)外部施加邏輯值“1”的數(shù)據(jù)時，不需要執(zhí)行編程。
更具體地，在LSBPG1間隔期間，緩存器選擇地址Yp處于邏輯“H”狀態(tài)，從而導(dǎo)通鎖存驅(qū)動晶體管215a。而且，主選擇地址Yq和副選擇地址Yr都處于邏輯“H”狀態(tài)，因此塊解碼信號/BLDED被激活為邏輯“L”狀態(tài)。在該示例中，第一全局輸入線GDI是具有邏輯“L”狀態(tài)的有效脈沖，并且第二全局輸入線nGDI處于邏輯“H”狀態(tài)。因此，第一內(nèi)部輸入數(shù)據(jù)是具有邏輯“H”狀態(tài)的有效脈沖，并且第二內(nèi)部輸入數(shù)據(jù)nIDI處于邏輯“L”狀態(tài)。因此，第一鎖存發(fā)送晶體管213a暫時導(dǎo)通，第二鎖存發(fā)送晶體管213b處于截止?fàn)顟B(tài)。這樣，主鎖存節(jié)點(diǎn)NLATM被設(shè)定為編程禁止?fàn)顟B(tài)，即邏輯“H”狀態(tài)。
在LSBPG2間隔中，在編程所選的存儲器單元MCsel之前，將外部施加的數(shù)據(jù)載入主鎖存節(jié)點(diǎn)NLATM上。當(dāng)輸入數(shù)據(jù)是邏輯“0”時，在主鎖存節(jié)點(diǎn)NLATM上存儲邏輯“L”狀態(tài)作為主鎖存數(shù)據(jù)。相反，輸入數(shù)據(jù)是邏輯“1”時，在主鎖存節(jié)點(diǎn)NLATM上存儲邏輯“H”狀態(tài)作為主鎖存數(shù)據(jù)。
更具體地，在LSBPG2間隔中，緩存器選擇地址Yp是邏輯“H”。而且，主選擇地址Yq和副選擇地址Yr都是邏輯“H”，因此塊解碼信號/BLDEC是邏輯“L”。這時，第一全局輸入線GDI或第二全局輸入線nGDI變化為邏輯“H”狀態(tài)。
也就是，如果輸入數(shù)據(jù)是邏輯“L”，則第二全局輸入線nGDI變化為邏輯“L”狀態(tài)，因此，第一內(nèi)部輸入線IDI處于邏輯“L”狀態(tài)，而第二內(nèi)部輸入線nIDI變化為邏輯“H”狀態(tài)。因此，邏輯“L”狀態(tài)的數(shù)據(jù)存儲在鎖存節(jié)點(diǎn)NLATM上。
另一方面，如果輸入數(shù)據(jù)是邏輯“H”，則第一全局輸入線GDI變化為邏輯“L”狀態(tài)。結(jié)果，第二內(nèi)部輸入線nIDI處于邏輯“L”狀態(tài)，并且第一內(nèi)部輸入線IDI變化為邏輯“H”狀態(tài)。因此，邏輯“H”狀態(tài)的數(shù)據(jù)存儲在鎖存節(jié)點(diǎn)NLATM上。
在LSBPG3間隔期間，使能多位非易失性存儲設(shè)備的高壓泵電路。附圖中未示出的這些電路產(chǎn)生具有超過VDD的電壓電平的各種操作電源電壓。在該實(shí)施例的示例中，高壓泵電路包括用于產(chǎn)生編程電壓VPGM(例如20V)、通過電壓VPASS(例如7到9V)、和讀出電壓VREAD(例如5V)的電路。而且，高壓泵電路也可以包括用于產(chǎn)生升壓VPP(未示出)的電路，其由行解碼器600使用。為了參考，本實(shí)施例的示例中的電源電壓VDD大約是2.2V。
在LSBPG4間隔中，所選的存儲器單元MCsel的偶數(shù)位線BLe的電壓被調(diào)節(jié)為與存儲在主鎖存節(jié)點(diǎn)NLATM上的數(shù)據(jù)對應(yīng)的電平。也就是，當(dāng)編程邏輯“1”的數(shù)據(jù)時，偶數(shù)位線BLe被設(shè)定為接近于電源電壓VDD的電壓電平。當(dāng)編程邏輯“0”的數(shù)據(jù)時，偶數(shù)位線BLe被設(shè)定為接近于地電壓VSS的電壓電平。而且，將不連接到所選的存儲器單元MCsel的奇數(shù)位線BLo(即未選位線)調(diào)節(jié)為編程禁止?fàn)顟B(tài)。
更具體地，控制信號SHLDHeM/SHLDHeS的電壓電平暫時增加到讀出電壓VREAD，并且控制信號SHLDHoM/SHLDHoS的電壓增加到讀出電壓VREAD。因此，偶數(shù)位線BLe和奇數(shù)位線BLo的電壓電平變成電源電壓VDD。
控制信號BLSLTeM/BLSLTeS以及主檢測節(jié)點(diǎn)阻塞信號SOBLK的電壓電平都增加到讀出電壓VREAD，并且主位線切斷信號BLSHFM的電壓電平增加到電壓“VDD+Vt1”。在本示例中，電壓“Vt1”是大約1.5V的電壓。
在LSBPG4間隔內(nèi)的預(yù)定時間間隔過去之后，控制信號SHLDHeM/SHLDHeS的電壓電平再次減少到地電壓VSS。而且，在緩存器選擇信號PBSLT初始變化到第一基準(zhǔn)電壓VREF1后不久，它再次變化為第五電壓。在該實(shí)施例的示例中，第一基準(zhǔn)電壓VREF1是大約1.3V，第五電壓等于“VDD+Vt1”。
作為上述操作的結(jié)果，存儲在主鎖存節(jié)點(diǎn)NLATM上的數(shù)據(jù)被發(fā)送至連接到所選的存儲器單元MCsel的偶數(shù)位線BLe。如果存儲在主鎖存節(jié)點(diǎn)NLATM上的數(shù)據(jù)是邏輯“L”，則偶數(shù)位線BLe的電壓變?yōu)椤?V”。另一方面，如果存儲在主鎖存節(jié)點(diǎn)NLATM上的數(shù)據(jù)是邏輯“H”，則偶數(shù)位線BLe維持電源電壓VDD。
接著執(zhí)行LSBPG5間隔，其中將發(fā)送至偶數(shù)位線BLe的LSB數(shù)據(jù)存儲在所選的存儲器單元MCsel中。也就是，當(dāng)LSB是邏輯“1”并且因此偶數(shù)位線BLe的電壓電平接近于電源電壓VDD時，維持編程禁止?fàn)顟B(tài)。相反，當(dāng)LSB是邏輯“0”并且因此偶數(shù)位線BLe的電壓電平接近于地電壓VSS時，作為F-N隧道效應(yīng)的結(jié)果而編程所選的存儲器單元MCsel。
具體地，對于預(yù)定的時間周期將通過電壓VPASS暫時地施加到所選的字線WL，并且隨后將作為第三電壓的編程電壓VPGM施加到所選的字線WL。如前所討論的，取決于在所選的存儲器單元MCsel中要編程的偶數(shù)位線BLe的電壓電平，編程電壓VPGM使能數(shù)據(jù)。而且，通過電壓VPASS被施加到剩余的未選字線WL，因此，未選存儲器單元MC不使能編程，從而保持它們當(dāng)前的狀態(tài)。
而且，在LSBPG5間隔期間，串選擇線SSL變化為電源電壓VDD，地選擇線GSL保持地電壓VSS，并且公共源極線CSL維持大約1.5V的電壓。
接著執(zhí)行LSBPG6間隔，其中字線WL、位線BL、BLe和BLo、以及檢測節(jié)點(diǎn)NSENM放電至地電壓VSS。
也就是，在LSBPG6間隔期間，控制信號SHLDLeM/SHLDLeS以及控制信號SHLDLoM/SHLDLoS激活，并且控制信號BLSLTeM/BLSLTeS、主檢測節(jié)點(diǎn)阻塞信號SOBLKM、以及主位線切斷信號BLSHFM變?yōu)殡娫措妷篤DD。因此，位線BL、BLe和BLo以及檢測節(jié)點(diǎn)NSENM放電至地電壓VSS。另外，所選的和未選字線的電壓是地電壓VSS。
而且，緩存器選擇信號PBSLT變?yōu)榈仉妷篤SS，以便電隔離位線BL與主鎖存節(jié)點(diǎn)NLATM。
接著執(zhí)行LSBPG7間隔，以便檢測(檢驗(yàn))在存儲器單元MCsel中編程的數(shù)據(jù)。簡單地，這是通過在讀出檢驗(yàn)?zāi)Ｊ狡陂g將第一讀出檢驗(yàn)電壓VF1施加到所選的字線WL上而執(zhí)行的。
LSBPG7間隔期間執(zhí)行的特定操作與后面描述的正常讀出模式中執(zhí)行的操作實(shí)際上相同。也就是，LSBPG間隔與正常讀出模式不同之處在于對于所選的字線WLn-1僅執(zhí)行了單個讀出序列(在檢驗(yàn)讀出電壓VF1)，并且可以省略主鎖存節(jié)點(diǎn)NALTM的復(fù)位。由于LSBPG7間隔期間執(zhí)行的剩余操作類似于后面描述的讀出模式的操作，為了避免冗長這里省略其詳細(xì)描述。
接著執(zhí)行LSBPG8間隔，其中對于是否已經(jīng)正確地編程所選的存儲器單元MCsel進(jìn)行確定。這是使用在LSBPG7間隔期間存儲在主鎖存節(jié)點(diǎn)NLATM上的數(shù)據(jù)來完成的。
也就是，在LSBPG8間隔期間，如果存儲在主鎖存節(jié)點(diǎn)NLATM上的數(shù)據(jù)是邏輯“H”，則將邏輯“L”狀態(tài)的數(shù)據(jù)輸出至全局輸出線GDOUT，這意味著生成了通過數(shù)據(jù)。另一方面，如果鎖存節(jié)點(diǎn)NLATM上的數(shù)據(jù)是邏輯“L”，則將邏輯“H”狀態(tài)的數(shù)據(jù)輸出至全局輸出線GDOUT，這意味著產(chǎn)生了失敗信號。
當(dāng)在LSBPG8間隔期間生成了失敗信號時，重復(fù)從LSBPG4間隔至LSBPG8間隔的編程循環(huán)，直到生成通過信號。一旦生成通過信號，就完成了LSBPG編程模式。
圖19A至圖19C是示出在編程根據(jù)本發(fā)明實(shí)施例的多位非易失性半導(dǎo)體存儲設(shè)備的第二數(shù)據(jù)位值(即最高有效位(MSB))期間的信號和節(jié)點(diǎn)電壓的時序圖。此處將這一編程順序稱作“第二數(shù)據(jù)位值MSB”編程模式MSBPG。
為了解釋，圖19A至圖19C分為多個間隔，也就是，頁面緩存器設(shè)置間隔(下文稱作“MSBPG1”間隔)、數(shù)據(jù)載入間隔(下文稱作“MSBPG2”間隔)、初始讀出間隔(下文稱作“MSBPG-X”間隔)、高電壓使能間隔(下文稱作“MSBPG3”間隔)、位線設(shè)置間隔(下文稱作“MSBPG4”間隔)、編程執(zhí)行間隔(下文稱作“MSBPG5”間隔)、恢復(fù)間隔(下文稱作“MSBPG6”間隔)、檢驗(yàn)讀出間隔(下文稱作“MSBPG7”間隔)、和檢驗(yàn)掃描間隔(下文稱作“MSBPG8”間隔)。圖19A至圖19C的MSBPG7還分段為第一檢驗(yàn)讀出間隔(下文稱作“MSBPG7A間隔”)和第二檢驗(yàn)讀出間隔(下文稱作“MSBPG7B間隔”)。
第二數(shù)據(jù)位值編程模式MSBPG的MSBPG1至MSBPG6間隔(排除MSBPG-X間隔)類似于先前描述的第一位數(shù)據(jù)值編程模式LSBPG的LSBPG1至LSBPG6間隔。這樣，為了避免冗長而省略這些間隔的詳細(xì)描述。
然而，如圖19A至19C所示，在MSBPG2和MSBPG3間隔之間執(zhí)行初始讀出間隔MSBPG-X。在MSBPG-X間隔中，讀出在存儲器單元MCsel中預(yù)先編程的第一位數(shù)據(jù)值，并且將與所讀出的數(shù)據(jù)值對應(yīng)的副鎖存數(shù)據(jù)存儲在副鎖存塊300的副鎖存節(jié)點(diǎn)NLATS上。也就是，0V的第一讀出電壓VR1被施加到所選的存儲器單元MCsel的字線WL1，并且高壓VREAD被施加到未選存儲器單元MC的字線WL<n2>。然后，當(dāng)在存儲器單元MCsel中編程的第一位數(shù)據(jù)值(LSB)是邏輯“0”時，響應(yīng)副讀出鎖存信號LCHS(tMP1)，存儲在副鎖存節(jié)點(diǎn)NLATS上的副鎖存數(shù)據(jù)翻轉(zhuǎn)為邏輯“L”狀態(tài)。相反，當(dāng)在存儲器單元MCsel中編程的第一位數(shù)據(jù)值(LSB)是邏輯“1”時，存儲在副鎖存節(jié)點(diǎn)NLATS上的副鎖存數(shù)據(jù)翻轉(zhuǎn)為邏輯“H”狀態(tài)。隨后依次執(zhí)行MSBPG3至MSBPG6間隔，并且如先前所提到的，這些間隔基本與已經(jīng)描述的間隔LSBPG3至LSBPG6相同。
隨后執(zhí)行第一檢驗(yàn)讀出間隔MSBPG7A。在MSBPG7A間隔期間，1.3V的第二檢驗(yàn)讀出電壓VF2被施加到所選的存儲器單元MCsel的字線WL1。
在存儲器單元MCsel被編程為第一數(shù)據(jù)狀態(tài)“11”或第二數(shù)據(jù)狀態(tài)“10”的情況下，主檢測節(jié)點(diǎn)NSENM的電壓電平減少到地電壓VSS。因此，主鎖存數(shù)據(jù)未翻轉(zhuǎn)，而是相反維持在MSBPG2間隔期間存在的邏輯“H”狀態(tài)。
在存儲器單元MCsel被編程為第三數(shù)據(jù)狀態(tài)“00”的情況下，主檢測節(jié)點(diǎn)NSENM的電壓電平維持電源電壓VDD。因此，主鎖存數(shù)據(jù)從邏輯“L”狀態(tài)翻轉(zhuǎn)到邏輯“H”狀態(tài)。
而且，在存儲器單元MCsel被編程為第四數(shù)據(jù)狀態(tài)“01”的情況下，存儲在副鎖存節(jié)點(diǎn)NLATS上的副鎖存數(shù)據(jù)是邏輯“H”。這時，響應(yīng)檢驗(yàn)讀出控制信號VFY，主檢測節(jié)點(diǎn)NSENM的電壓電平減少到地電壓VSS。因此，主鎖存數(shù)據(jù)未翻轉(zhuǎn)，而是維持在MSBPG2間隔期間存在的邏輯“L”狀態(tài)。
接著，執(zhí)行第二檢驗(yàn)讀出間隔MSBPG7B。在第二檢驗(yàn)讀出間隔MSBPG7B期間，將2.3V的第三檢驗(yàn)讀出電壓VF3施加到所選的存儲器單元MCsel的字線WL1。
在存儲器單元MCsel被編程為第四數(shù)據(jù)狀態(tài)“01”的情況下，主檢測節(jié)點(diǎn)NSENM的電壓電平維持電源電壓VDD。因此，將主鎖存數(shù)據(jù)從邏輯“L”狀態(tài)翻轉(zhuǎn)到邏輯“H”狀態(tài)。否則，主鎖存數(shù)據(jù)維持其當(dāng)前狀態(tài)。
只要在存儲器單元MCsel中正確地存儲了第一至第四數(shù)據(jù)狀態(tài)之一，在MSBPG7B間隔的末端，主鎖存數(shù)據(jù)將具有邏輯“H”狀態(tài)。這樣，將表示通過條件的邏輯“L”狀態(tài)的數(shù)據(jù)提供至內(nèi)部輸出線IDOUT和全局輸出線GDOUT。相反，如果沒有正確地編程期望的數(shù)據(jù)狀態(tài)，則主鎖存數(shù)據(jù)將具有邏輯“L”狀態(tài)。這樣，在內(nèi)部輸出線IDOUT和全局輸出線GDOUT上發(fā)送表示失敗條件(邏輯“H”)的數(shù)據(jù)。
這里，描述了兩種類型的失敗條件，也就是“第三數(shù)據(jù)狀態(tài)失敗編程操作”和“第四數(shù)據(jù)狀態(tài)失敗編程操作”?！暗谌龜?shù)據(jù)狀態(tài)失敗編程操作”是指期望從第二數(shù)據(jù)狀態(tài)“10”編程為第三數(shù)據(jù)狀態(tài)“00”的存儲器單元MCsel仍具有低于第二檢驗(yàn)電壓VF2的閾值電壓的情況。“第四數(shù)據(jù)狀態(tài)失敗編程操作”是指期望從第一數(shù)據(jù)狀態(tài)“11”編程為第四數(shù)據(jù)狀態(tài)“01”的存儲器單元MCsel具有低于第三檢驗(yàn)電壓VF3的閾值電壓的情況。
圖19C示出了上述第三數(shù)據(jù)狀態(tài)失敗編程操作情況下的相關(guān)節(jié)點(diǎn)和信號電壓的時序圖。
如圖19C所示，由于在MSBPG2間隔期間輸入第二位數(shù)據(jù)值是邏輯“0”，因此邏輯“L”狀態(tài)的主鎖存數(shù)據(jù)被存儲在主鎖存節(jié)點(diǎn)NLATM上。而且，由于在第一和第二檢驗(yàn)讀出間隔MSBPG7A和MSBPG7B期間所選的存儲單元MCsel導(dǎo)通，因此主檢測節(jié)點(diǎn)NSENM的電壓電平減少到地電壓VSS。因此，主鎖存數(shù)據(jù)未翻轉(zhuǎn)，而是維持在MSBPG2間隔期間存在的邏輯“L”狀態(tài)。
在第三數(shù)據(jù)狀態(tài)失敗編程操作中，即使在第一和第二檢驗(yàn)讀出間隔MSBPG7A和MSBPG7B已經(jīng)終止之后，主鎖存數(shù)據(jù)仍處于邏輯“L”狀態(tài)。因此，在隨后的MSBPG8間隔期間，內(nèi)部輸出線IDOUT和全局輸出線GDOUT維持邏輯“H”狀態(tài)，以便允許識別數(shù)據(jù)編程失敗。
當(dāng)生成失敗信號時，重復(fù)執(zhí)行從MSBPG4間隔至MSBPG8間隔的編程循環(huán)，直到在MSBPG8間隔期間生成通過信號，這時完成了MSBPG編程模式。
圖19C也示出了上述第四數(shù)據(jù)狀態(tài)失敗編程操作的相關(guān)節(jié)點(diǎn)和信號電壓。
參考圖19C，由于在MSBPG2間隔期間第二位數(shù)據(jù)值是“0”，因此邏輯“L”狀態(tài)的主鎖存數(shù)據(jù)被存儲在主鎖存節(jié)點(diǎn)NLATM上。而且，由于在初始讀出間隔MSBPG-X期間在存儲器單元MCsel中編程的第一位數(shù)據(jù)值(LSB)是邏輯“1”，因此存儲在副鎖存節(jié)點(diǎn)NLATS上的副鎖存數(shù)據(jù)維持邏輯“H”狀態(tài)。
而且，在第一檢驗(yàn)讀出間隔MSBPG7A間隔期間，響應(yīng)檢驗(yàn)讀出控制信號VFY，主檢測節(jié)點(diǎn)NSENM的電壓電平減少到地電壓VSS。因此，主鎖存數(shù)據(jù)不翻轉(zhuǎn)，而是維持在MSBPG2間隔期間存在的邏輯“L”狀態(tài)。
接著，由于即使在第二檢驗(yàn)讀出間隔MSBPG7B期間所選的存儲器單元MCsel被確定為“導(dǎo)通單元”，主檢測節(jié)點(diǎn)NSENM的電壓電平減少到地電壓VSS。因此，主鎖存數(shù)據(jù)不翻轉(zhuǎn)，而是維持了在MSBPG2間隔期間存在的邏輯“L”狀態(tài)。
如上所述，在第四數(shù)據(jù)狀態(tài)失敗編程操作中，即使在第一和第二檢驗(yàn)讀出間隔MSBPG7A和MSBPG7B終止之后，主鎖存數(shù)據(jù)仍處于邏輯“L”狀態(tài)。因此，在隨后的MSBPG8間隔期間，內(nèi)部輸出線IDOUT和全局輸出線GDOUT保持邏輯“H”狀態(tài)，因此表示數(shù)據(jù)編程失敗。
當(dāng)生成失敗信號時，重復(fù)執(zhí)行從MSBPG4間隔至MSBPG8間隔的編程循環(huán)，直到在MSBPG8間隔期間生成通過信號，這時完成了MSBPG編程模式。
圖20A和20B是用于進(jìn)一步解釋編程根據(jù)本發(fā)明實(shí)施例的多位非易失性半導(dǎo)體存儲設(shè)備的方法的流程圖。
在步驟S1010，用外部提供的第一位數(shù)據(jù)值(LSB)編程所選的存儲器單元MCsel。
然后，在步驟S1030，將與第二位數(shù)據(jù)值對應(yīng)的主鎖存數(shù)據(jù)存儲在主鎖存節(jié)點(diǎn)NLATM中。在第四數(shù)據(jù)狀態(tài)失敗編程操作的情況下，邏輯“L”狀態(tài)的數(shù)據(jù)被存儲在主鎖存節(jié)點(diǎn)NLATM中。
在初始讀出存儲步驟S1050，在第一位編程步驟S1010編程的存儲器單元MCsel被驅(qū)動至第一基準(zhǔn)電壓，從而執(zhí)行控制操作，其中與第一位數(shù)據(jù)值對應(yīng)的副鎖存數(shù)據(jù)被存儲在副鎖存塊300中。所述第一基準(zhǔn)電壓被用來區(qū)分第一閾值電壓組和第二閾值電壓組，并且最好是第一讀出電壓VR1。
在第四數(shù)據(jù)狀態(tài)失敗編程操作的情況下，由第一讀出電壓VR1讀出的存儲器單元MCsel是“導(dǎo)通單元”。因此，將與第一數(shù)據(jù)狀態(tài)的第一位數(shù)據(jù)值對應(yīng)的邏輯“H”的副鎖存數(shù)據(jù)存儲在副鎖存塊300的副鎖存節(jié)點(diǎn)NLATS中。
初始讀出存儲步驟S1050包括副鎖存初始化步驟S1051、初始讀出步驟S1053、和副鎖存存儲步驟S1055。
在副鎖存初始化步驟S1051中，副鎖存數(shù)據(jù)被初始化為邏輯“H”狀態(tài)。
在初始讀出步驟S1053中，驅(qū)動在第一位編程步驟S1010編程的存儲器單元MCsel以在位線BL上反映第一位數(shù)據(jù)值。這里，初始讀出步驟S1053包括第一基準(zhǔn)電壓驅(qū)動步驟S1053a和位線反映步驟S1053b。
在第一基準(zhǔn)電壓驅(qū)動步驟S1053a中，存儲器單元MCsel被驅(qū)動為第一基準(zhǔn)電壓。當(dāng)?shù)谝晃粩?shù)據(jù)值是邏輯“1”時，存儲器單元MCsel導(dǎo)通。相反，當(dāng)?shù)谝晃粩?shù)據(jù)值是邏輯“0”時，存儲器單元MCsel截止。
在位線反映步驟S1053b中，在位線BL上，即在副位線BLs上反映在第一基準(zhǔn)電壓驅(qū)動步驟S1053a取回的第一位數(shù)據(jù)值。如果第一位數(shù)據(jù)值是邏輯“1”，則副位線BLs的電壓電平減少到地電壓VSS。相反，如果第一位數(shù)據(jù)值是邏輯“0”，則副位線BLs維持其預(yù)充電的電壓電平。
副鎖存存儲步驟S1055包括副鎖存翻轉(zhuǎn)步驟S1055a，其中根據(jù)副位線BLs的電壓電平(最終是位線BL的電壓電平)來翻轉(zhuǎn)副鎖存數(shù)據(jù)。也就是，當(dāng)?shù)谝晃粩?shù)據(jù)值是邏輯“1”時，副鎖存數(shù)據(jù)維持其邏輯“H”狀態(tài)。相反，第一位數(shù)據(jù)值是邏輯“0”時，副鎖存數(shù)據(jù)從邏輯“H”狀態(tài)翻轉(zhuǎn)到邏輯“L”狀態(tài)。
在執(zhí)行了初始讀出存儲步驟S1050之后，執(zhí)行第二位編程步驟S1070。
在第二位編程步驟S1070中，執(zhí)行操作，以便在存儲器單元MCsel中編程在初始載入步驟S1030存儲的主鎖存數(shù)據(jù)，其最終為外部施加的第二位數(shù)據(jù)值。在第四數(shù)據(jù)狀態(tài)失敗編程操作的情況下，執(zhí)行操作以便將存儲器單元MCsel編程為第四數(shù)據(jù)狀態(tài)，但是存儲器單元MCsel的閾值電壓仍低于第三檢驗(yàn)電壓VF3。
在執(zhí)行了第二位編程步驟S1070之后，執(zhí)行初級檢驗(yàn)讀出步驟S1090和副鎖存驅(qū)動步驟S1110。
在初級檢驗(yàn)讀出步驟S1090，存儲器單元MCsel被驅(qū)動為第二基準(zhǔn)電壓，以便在主檢測節(jié)點(diǎn)NSENM上反映存儲器單元MCsel的第二位數(shù)據(jù)值。第二基準(zhǔn)電壓被用來區(qū)分第二閾值電壓組和第三閾值電壓組，并且最好是第二檢驗(yàn)讀出電壓VF2。在第四數(shù)據(jù)狀態(tài)失敗編程操作的情況下，由第二檢驗(yàn)讀出電壓VF2讀出的存儲器單元MCsel是“截止單元”。因此，存儲器單元MCsel被驅(qū)動來根據(jù)第二位數(shù)據(jù)值而允許主檢測節(jié)點(diǎn)NSENM具有接近于邏輯“H”狀態(tài)的數(shù)據(jù)值。
在副鎖存驅(qū)動步驟S1110，副鎖存塊300被驅(qū)動為最終在在主檢測節(jié)點(diǎn)NSENM上反映在初始讀出存儲步驟S1050存儲的副鎖存數(shù)據(jù)。在第四數(shù)據(jù)狀態(tài)失敗編程操作的情況下，因?yàn)樵诔跏甲x出存儲步驟S1050存儲了邏輯“H”狀態(tài)的副鎖存數(shù)據(jù)，因此副鎖存塊300被驅(qū)動為在主檢測節(jié)點(diǎn)NSENM上反映具有邏輯“L”狀態(tài)的數(shù)據(jù)值。
下面描述執(zhí)行初級檢驗(yàn)讀出步驟S1090和副鎖存驅(qū)動步驟S1110獲得的主檢測節(jié)點(diǎn)NSENM的電壓電平。
當(dāng)存儲器單元MCsel被正常編程為第一或第二數(shù)據(jù)狀態(tài)時，存儲器單元被確定為導(dǎo)通，因此主檢測節(jié)點(diǎn)NSENM的電壓電平具有接近于邏輯“L”狀態(tài)的數(shù)據(jù)值。而且，由于即使通過第一數(shù)據(jù)狀態(tài)將存儲器單元編程為第四數(shù)據(jù)狀態(tài)時，副鎖存數(shù)據(jù)也維持“H”初始化狀態(tài)，因此主檢測節(jié)點(diǎn)NSENM具有接近于邏輯“L”狀態(tài)的數(shù)據(jù)值。
相反，當(dāng)通過第二數(shù)據(jù)狀態(tài)編程第三數(shù)據(jù)狀態(tài)時，主檢測節(jié)點(diǎn)NSENM具有接近于邏輯“H”狀態(tài)的數(shù)據(jù)值。
在第四數(shù)據(jù)狀態(tài)失敗編程操作的情況下，因?yàn)樵诔跏甲x出存儲步驟S1050存儲了邏輯“H”狀態(tài)的副鎖存數(shù)據(jù)，因此在主檢測節(jié)點(diǎn)NSENM上反映具有邏輯“L”狀態(tài)的數(shù)據(jù)值。
在初級主翻轉(zhuǎn)步驟S1130，根據(jù)在初級檢驗(yàn)讀出步驟S1090和副鎖存驅(qū)動步驟S1110獲得的主檢測節(jié)點(diǎn)NSENM的電壓電平而選擇性地翻轉(zhuǎn)主鎖存數(shù)據(jù)。
也就是，當(dāng)執(zhí)行到第一或第二數(shù)據(jù)狀態(tài)的正常編程時，主鎖存節(jié)點(diǎn)NLATM上的主鎖存數(shù)據(jù)維持在初始載入步驟S1030獲得的邏輯“H”狀態(tài)。當(dāng)執(zhí)行到第三數(shù)據(jù)狀態(tài)的正常編程時，主鎖存節(jié)點(diǎn)NLATM上的主鎖存數(shù)據(jù)從邏輯“L”狀態(tài)翻轉(zhuǎn)到邏輯“H”狀態(tài)。
同時，當(dāng)存儲器單元被編程為第四數(shù)據(jù)狀態(tài)(包括第四數(shù)據(jù)狀態(tài)失敗編程操作)時，主鎖存節(jié)點(diǎn)NLATM上的主鎖存數(shù)據(jù)維持在初始載入步驟S1030獲得的邏輯“L”狀態(tài)。
在次級檢驗(yàn)讀出步驟S1150，存儲器單元MCsel被驅(qū)動為第三基準(zhǔn)電壓，以便確定存儲器單元MCsel是否被編程為第四數(shù)據(jù)狀態(tài)，并且隨后最終在主檢測節(jié)點(diǎn)NSENM上反映第四數(shù)據(jù)狀態(tài)。第三基準(zhǔn)電壓被用來區(qū)分第三閾值電壓組和第四閾值電壓組，并且最好是第三檢驗(yàn)讀出電壓VF3。也就是，當(dāng)存儲器單元被編程為第四數(shù)據(jù)狀態(tài)時，主檢測節(jié)點(diǎn)NSENM具有接近于電源電壓VDD的電壓電平。
在第四數(shù)據(jù)狀態(tài)失敗編程操作的情況下，由第三檢驗(yàn)讀出電壓VF3讀出的存儲器單元MCsel是“導(dǎo)通單元”。因此，主檢測節(jié)點(diǎn)NSENM具有接近于地電壓VSS的電壓電平。
在次級主翻轉(zhuǎn)步驟S1170中，根據(jù)在次級檢驗(yàn)讀出步驟S1150獲得的主檢測節(jié)點(diǎn)NSENM的電壓電平而選擇性地翻轉(zhuǎn)主鎖存數(shù)據(jù)。也就是，當(dāng)存儲器單元MCsel被正常編程為第四數(shù)據(jù)狀態(tài)時，主鎖存節(jié)點(diǎn)NLATM上的主鎖存數(shù)據(jù)從邏輯“L”狀態(tài)翻轉(zhuǎn)到邏輯“H”狀態(tài)。
在第四數(shù)據(jù)狀態(tài)失敗編程操作的情況下，主鎖存節(jié)點(diǎn)NLATM的主鎖存數(shù)據(jù)維持在初始載入步驟S1030獲得的邏輯“L”狀態(tài)。
在檢驗(yàn)掃描步驟S1190中，對應(yīng)于執(zhí)行初級和次級主翻轉(zhuǎn)步驟S1130和S1170獲得的主鎖存數(shù)據(jù)而產(chǎn)生內(nèi)部輸出數(shù)據(jù)。也就是，當(dāng)存儲器單元MCsel被正常編程為第一至第四數(shù)據(jù)狀態(tài)時，所有主鎖存數(shù)據(jù)的電壓電平為邏輯“H”。因此，在檢驗(yàn)掃描步驟S1190，將邏輯“L”狀態(tài)的數(shù)據(jù)提供至內(nèi)部輸出線IDOUT和全局輸出線GDOUT，因此可以看出，按期望執(zhí)行了數(shù)據(jù)編程。
在第四數(shù)據(jù)狀態(tài)失敗編程操作的情況下，即使在執(zhí)行了初級和次級主翻轉(zhuǎn)步驟S1130和S1170之后，主鎖存數(shù)據(jù)的電壓電平也是邏輯“L”。因此，在檢驗(yàn)掃描步驟S1190中，內(nèi)部輸出線IDOUT和全局輸出線GDOUT維持邏輯“H”狀態(tài)，因此表示數(shù)據(jù)編程失敗。
圖21A和圖21B是示出在讀出根據(jù)本發(fā)明實(shí)施例的多位非易失性半導(dǎo)體存儲設(shè)備的第一數(shù)據(jù)位值(即最低有效位(LSB))期間的主要信號和節(jié)點(diǎn)電壓的時序圖。此處將這一編程順序稱作“第一數(shù)據(jù)位值LSB”讀出模式LSBRD。
為了解釋，圖21A和21B分為九(9)個LSBRD間隔，也就是，位線放電和頁面緩存器復(fù)位間隔(下文稱作“LSBRD1”間隔)、第一位線預(yù)充電間隔(下文稱作“LSBRD2”間隔)、第一位線發(fā)展(development)間隔(下文稱作“LSBRD3”間隔)、第一檢測間隔(下文稱作“LSBRD4”間隔)、第二位線預(yù)充電間隔(下文稱作“LSBRD5”間隔)、第二位線發(fā)展間隔(下文稱作“LSBRD6”間隔)、第二檢測間隔(下文稱作“LSBRD7”間隔)、恢復(fù)間隔(下文稱作“LSBRD8”間隔)、和數(shù)據(jù)取回間隔(下文稱作“LSBRD9”間隔)。
為了解釋，這里將LSBRD1間隔分為頁面緩存器復(fù)位間隔(下文稱作“LSBRD1a間隔”)和位線放電間隔(下文稱作“LSBRD1b間隔”)。在LSBRD1a間隔，主緩存器塊的主鎖存節(jié)點(diǎn)NLATM被復(fù)位為邏輯“L”狀態(tài)，也就是，地電壓VSS。在LSBRD1b間隔期間，位線BLe、BLo、BLm和BLs被放電為地電壓VSS。
接著描述LSBRD1a間隔期間主鎖存節(jié)點(diǎn)NLATM的復(fù)位。
由于在LSBRD1a間隔期間緩存器選擇地址Yp是邏輯“H”，主鎖存驅(qū)動晶體管215a導(dǎo)通。而且，由于主選擇地址Yp和副選擇地址Yr兩者為邏輯“H”，阻塞解碼信號/BLDED的電壓電平被改變?yōu)檫壿嫛癓”狀態(tài)。這時，第一全局輸入線GDI的電壓電平是邏輯“H”，第二全局輸入線nGDI的電壓電平是邏輯“L”。因此，第一內(nèi)部輸入線IDI的電壓電平是邏輯“L”，第二內(nèi)部輸入線nIDI的電壓電平是邏輯“H”。第一鎖存發(fā)送晶體管213a截止，而第二鎖存發(fā)送晶體管213b導(dǎo)通。因此，主鎖存單元211的節(jié)點(diǎn)N211a的電壓電平被改變至邏輯“H”狀態(tài)，并且主鎖存節(jié)點(diǎn)NLATM被復(fù)位為邏輯“L”狀態(tài)。
接著描述LSBRD1b間隔期間位線BLe、BLo、BLm和BLs的放電。
在LSBRD1b間隔期間，讀出電壓VREAD(例如5V)被施加到未選字線WL<n2>，并且地電壓VSS被施加到所選的字線WL1。而且，讀出電壓VREAD被施加到串選擇線(SSL)和地選擇線(GSL)，并且當(dāng)?shù)仉妷篤SS被施加到公共源極線(CSL)。而且，控制信號SHLDHeM、SHLDHeS、SHLDHoM和SHLDHoS被設(shè)定為地電壓VSS，開且控制信號SHLDLeM、SHLDLeS、SHLDLoM、SHLDLoS、BLSLTeM、BLSLTeS、SOBLKM、SOBLKS被設(shè)定為電源電壓VDD。這樣，位線BLe、BLo、BLm和BLs被放電為地電壓VSS。
接著執(zhí)行LSBRD2間隔，其中偶數(shù)位線BLe和主位線BLm被預(yù)充電為預(yù)定的預(yù)充電電壓(例如0.8V)，以便檢測存儲在所選的存儲器單元MCsel中的數(shù)據(jù)值。
在LSBRD2間隔期間，將作為第一基準(zhǔn)電壓的地電壓VSS施加到所選的字線WL1，并且將讀出電壓VREAD施加到未選字線WL<n2>。因此，根據(jù)其中存儲的數(shù)據(jù)來控制所選的存儲器單元MCsel的開/關(guān)狀態(tài)。當(dāng)存儲在所選的存儲器單元MCsel中的數(shù)據(jù)具有第一數(shù)據(jù)狀態(tài)(在該示例中是“11”)時，所選的存儲器單元MCsel處于導(dǎo)通狀態(tài)。相反，當(dāng)所存儲的數(shù)據(jù)是第二至第四數(shù)據(jù)狀態(tài)(在該示例中是“10”、“00”和“10”)中的一個時，所選的存儲器單元MCsel處于截止?fàn)顟B(tài)。
在LSBRD2間隔期間，控制信號SHLDLeM和SHLDLeS的電壓電平改變?yōu)榈仉妷篤SS。因此，釋放了偶數(shù)位線BLe和主位線BLm的放電狀態(tài)。在這種情況下，控制信號SHLDLoM和SHLDLoS被維持在電源電壓VDD。因此，奇數(shù)位線BLo的電壓電平維持地電壓VSS，并且隨后充當(dāng)偶數(shù)位線BLe之間的屏蔽線。
而且，在主預(yù)充電信號/PLOADM從電源電壓VDD改變?yōu)榈谝怀醪?preliminary)電壓VPRE1并維持第一初步電壓VPRE1某一時間段之后，主預(yù)充電信號/PLOADM減少到地電壓VSS。因此，主預(yù)充電晶體管230a導(dǎo)通，并且因此主檢測節(jié)點(diǎn)NSENM被預(yù)充電至電源電壓VDD。
在這種情況下，主位線切斷信號BLSHFM的電壓電平改變?yōu)榈诙醪诫妷篤PRE2，其具有在電源電壓VDD與地電壓VSS之間的電壓電平。因此，主檢測節(jié)點(diǎn)NSENM和主位線BLm彼此電連接。如上所述，主位線切斷信號BLSHFM用第二初步電壓VPRE2門控主位線切斷晶體管240a。因此，通過使用從主預(yù)充電晶體管230a提供的電流，將主位線BLm預(yù)充電至這樣的電壓電平，其比第二初步電壓VPRE2的電壓電平低主位線切斷晶體管240a的閾值電壓。
接著執(zhí)行LSBRD3間隔，其中主位線BLm檢測存儲在所選的存儲器單元MCsel中的數(shù)據(jù)并且發(fā)展其上所檢測的數(shù)據(jù)。
在LSBRD3間隔期間，由于主位線切斷信號BLSHFM是地電壓VSS，因此主位線切斷晶體管240a被設(shè)定為導(dǎo)通狀態(tài)。因此，主位線BLm與主檢測節(jié)點(diǎn)NSENM電隔離，并且主位線BLm上的數(shù)據(jù)進(jìn)行發(fā)展。
當(dāng)存儲在所選的存儲器單元MCsel中的數(shù)據(jù)值是第一數(shù)據(jù)狀態(tài)(在這一示例中是“11”)時，主位線BLm上的數(shù)據(jù)被放電至公共源極線(CSL)。因此，主位線BLm的電壓電平接近于地電壓VSS。當(dāng)所選的存儲器單元MCsel中的數(shù)據(jù)值是第二至第四數(shù)據(jù)狀態(tài)中的一個時(在該示例中是“10”、“00”和“01”)，除了由泄漏電流引起的任何波動，主位線BLm的電壓電平不變化。
而且，主預(yù)充電晶體管230a維持導(dǎo)通狀態(tài)并且隨后剛好在LSBRD3間隔終止之前截止。因此，主檢測節(jié)點(diǎn)NSENM在維持電源電壓VDD之后變化到漂移狀態(tài)。
接著執(zhí)行LSBRD4間隔，其中在主緩存器塊200的主鎖存節(jié)點(diǎn)NLATM上存儲在主位線BLm上發(fā)展的數(shù)據(jù)，即，與主位線BLm的電壓電平對應(yīng)的數(shù)據(jù)。
首先，維持在LSBRD3間隔期間發(fā)生的主檢測節(jié)點(diǎn)NSENM的漂移狀態(tài)。之后，主位線切斷信號BLSHFM的電壓電平變化為第三初步電壓VPRE3，從而導(dǎo)通主位線切斷晶體管240a。根據(jù)這一示例，第三初步電壓VPRE3具有在地電壓VSS與電源電壓VDD之間的電壓電平。根據(jù)在主位線BLm上發(fā)展的數(shù)據(jù)的電壓電平來確定主檢測節(jié)點(diǎn)NSENM的電壓電平。
在這種情況下，第一內(nèi)部輸入線IDI的數(shù)據(jù)值變化為邏輯“H”狀態(tài)，從而第一鎖存發(fā)送晶體管213a導(dǎo)通。而且，主鎖存節(jié)點(diǎn)NLATM存儲根據(jù)主位線BLm的電壓電平而確定的、在主檢測節(jié)點(diǎn)NSENM上載入的數(shù)據(jù)，其最終與存儲在所選的存儲器單元MCsel中的數(shù)據(jù)對應(yīng)。也就是，當(dāng)存儲在所選的存儲器單元MCsel中的數(shù)據(jù)值是第一數(shù)據(jù)狀態(tài)(在這一示例中是“11”)時，主位線BLm和主檢測節(jié)點(diǎn)NSENM的電壓電平接近于地電壓VSS。因此，即使主讀出鎖存信號LCHM被使能為邏輯“H”狀態(tài)，主鎖存節(jié)點(diǎn)NLATM上的主鎖存數(shù)據(jù)維持為邏輯“L”狀態(tài)。
如果存儲在所選的存儲器單元MCsel中的數(shù)據(jù)值是第二至第四數(shù)據(jù)狀態(tài)(在該示例中是“10”、“00”和“01”)中的一個時，主位線BLm維持初始預(yù)充電的電壓電平，因此主檢測節(jié)點(diǎn)NSENM維持邏輯“H”狀態(tài)。因此，當(dāng)主讀出鎖存信號LCHM被使能為邏輯“H”狀態(tài)時，主鎖存節(jié)點(diǎn)NLATM上的主鎖存數(shù)據(jù)被翻轉(zhuǎn)為邏輯“H”狀態(tài)。
接著執(zhí)行第二位線預(yù)充電間隔(LSBRD5間隔)、第二位線發(fā)展間隔(LSBRD6間隔)和第二檢測間隔(LSBRD7間隔)。
除了如下所討論的，在LSBRD5、LSBRD6和LSBRD7間隔期間執(zhí)行的操作分別非常類似于在LSBRD2、LSBRD3和LSBRD4間隔期間執(zhí)行的操作。
具體地，當(dāng)在LSBRD2、LSBRD3和LSBRD4間隔期間第一基準(zhǔn)電壓(VSS)被施加到所選的字線WL1時，在LSBRD5、LSBRD6和LSBRD7間隔期間將第三基準(zhǔn)電壓(大約2.3V)施加到所選的字線WL1。因此，當(dāng)存儲在所選的存儲器單元MCsel中的數(shù)據(jù)值是第一至第三數(shù)據(jù)狀態(tài)(在該示例中是“11”、“10”和“00”)中的一個時，所選的存儲器單元MCsel處于導(dǎo)通狀態(tài)。當(dāng)所存儲的數(shù)據(jù)值是第四數(shù)據(jù)狀態(tài)(在該示例中是“01”)時，所選的存儲器單元MCsel處于導(dǎo)通狀態(tài)。
在LSBRD6和LSBRD7間隔期間獲得的主位線BLm和主檢測節(jié)點(diǎn)NSENM的電壓電平與在LSBRD3和LSBRD4間隔期間獲得的有點(diǎn)不同。也就是，當(dāng)在LSBRD6和LSBRD7間隔期間存儲在所選的存儲器單元MCsel中的數(shù)據(jù)值是第一至第三數(shù)據(jù)狀態(tài)(在該示例中是“11”、“10”和“00”)中的一個時，主位線BLm和主檢測節(jié)點(diǎn)NSENM的電壓電平接近于地電壓VSS。而且，當(dāng)存儲在所選的存儲器單元MCsel中的數(shù)據(jù)值是第四數(shù)據(jù)狀態(tài)(在該示例中是“01”)時，主位線BLm和主檢測節(jié)點(diǎn)NSENM的電壓電平幾乎不變。
而且，LSBRD7間隔與LSBRD4間隔的不同之處在于在LSBRD4間隔期間第一內(nèi)部輸入線IDI是邏輯“H”，而在LSBRD7間隔期間第二內(nèi)部輸入線nIDI是邏輯“H”。因此，在LSBRD4間隔期間主鎖存數(shù)據(jù)從邏輯“L”狀態(tài)翻轉(zhuǎn)到邏輯“H”狀態(tài)，而在LSBRD7間隔期間主鎖存數(shù)據(jù)從邏輯“H”狀態(tài)翻轉(zhuǎn)到邏輯“L”狀態(tài)。因此，當(dāng)所選的存儲器單元MCsel中的數(shù)據(jù)值是第四數(shù)據(jù)狀態(tài)(在這一示例中是“01”)時，主鎖存數(shù)據(jù)從邏輯“H”狀態(tài)翻轉(zhuǎn)到邏輯“L”狀態(tài)。
因此，在LSBRD7間隔期間主讀出鎖存信號LCHM被使能到邏輯“H”狀態(tài)之后，主鎖存節(jié)點(diǎn)NLATM上的主鎖存數(shù)據(jù)的邏輯狀態(tài)如下。
如果所選的存儲器單元MCsel中的數(shù)據(jù)值是第一或第四數(shù)據(jù)狀態(tài)(在這一示例中是“11”或“01”)，也就是，如果第一位數(shù)據(jù)值(LSB)是“1”，則主鎖存節(jié)點(diǎn)NLATM上的主鎖存數(shù)據(jù)的電壓電平是邏輯“L”。如果所選的存儲器單元MCsel中的數(shù)據(jù)值是第二或第三數(shù)據(jù)狀態(tài)(在這一示例中是“10”或“00”)，也就是，如果第一位數(shù)據(jù)值(LSB)是“0”，則主鎖存節(jié)點(diǎn)NLATM上的主鎖存數(shù)據(jù)的電壓電平是邏輯“H”。
在LSBRD5、LSBRD6和LSBRD7間隔期間執(zhí)行的其他操作與在LSBRD2、LSBRD3和LSBRD4間隔期間執(zhí)行的操作相同，因此，此處為了避免冗長而省略其詳細(xì)描述。
接著執(zhí)行LSBRD8間隔，其中復(fù)位了主位線BLm和主檢測節(jié)點(diǎn)NSENM。
在LSBRD8間隔期間，控制信號SHLDLeM和SHLDLeS的電壓電平變化為電源電壓VDD，并且控制信號BLSLTeM、BLSLTeS和SOBLKM的電壓電平從讀出電壓VREAD變化為電源電壓VDD。因此，主位線BLm和主檢測節(jié)點(diǎn)NSENM被復(fù)位為地電壓VSS。
而且，未選字線WL<n2>、串選擇線(SSL)和地選擇線(GSL)的電壓電平從讀出電壓VREAD變化為地電壓VSS。
接著執(zhí)行LSBRD9間隔，其中通過內(nèi)部輸出線IDOUT將與在LSBRD7間隔期間存儲在主鎖存節(jié)點(diǎn)NLATM上的主鎖存數(shù)據(jù)對應(yīng)的數(shù)據(jù)輸出至全局輸出線GDOUT。
在LSBRD9間隔期間，緩存器選擇地址Yp和阻塞解碼信號/BLDEC被脈沖激活。響應(yīng)阻塞解碼信號/BLDEC的激活，通過內(nèi)部輸出線IDOUT將與主鎖存數(shù)據(jù)對應(yīng)的數(shù)據(jù)發(fā)送至全局輸出線GDOUT。
在這一實(shí)施例的示例中，在激活阻塞解碼信號/BLDEC之前，通過輸出線預(yù)充電電路(未示出)將全局輸出線GDOUT預(yù)充電至電源電壓VDD。
因此，當(dāng)存儲在所選的存儲器單元MCsel中的第一位數(shù)據(jù)值(LSB)是“1”時，主鎖存節(jié)點(diǎn)NLATM上的數(shù)據(jù)是邏輯“L”，從而全局輸出線GDOUT上的數(shù)據(jù)變化為邏輯“H”狀態(tài)。當(dāng)所選的存儲器單元MCsel中的第一位數(shù)據(jù)值(LSB)是“0”時，主鎖存節(jié)點(diǎn)NLATM上的數(shù)據(jù)是邏輯“H”，從而全局輸出線GDOUT上的數(shù)據(jù)放電為邏輯“L”狀態(tài)。這樣，全局輸出線GDOUT攜帶表示所選的存儲器單元MCsel的LSB的信號。
圖22A和圖22B是示出在讀出根據(jù)本發(fā)明實(shí)施例的多位非易失性半導(dǎo)體存儲設(shè)備的第二數(shù)據(jù)位值(即最高有效位(MSB))期間的主要信號和節(jié)點(diǎn)電壓的時序圖。這里將這一編程順序稱作“第二數(shù)據(jù)位值MSB”讀出模式MSBRD。
為了解釋，圖22A和圖22B分為六(6)個LSBRD間隔，也就是，位線放電和頁面緩存器復(fù)位間隔(下文稱作“MSBRD”間隔)、位線預(yù)充電間隔(下文稱作“MSBRD2”間隔)、位線發(fā)展間隔(下文稱作“MSBRD3”間隔)、檢測間隔(下文稱作“MSBRD4”間隔)、恢復(fù)間隔(下文稱作“MSBRD5”間隔)、和數(shù)據(jù)取回間隔(下文稱作“MSBRD6”間隔)。
除了下面提到的，在圖22A和圖22B的MSBRD1間隔至MSBRD4間隔期間執(zhí)行的操作非常類似于在先描述的圖21A和圖21B的LSBRD1間隔至LSBRD4間隔期間執(zhí)行的操作。
在LSBRD1至LSBRD4間隔期間將作為第一基準(zhǔn)電壓的地電壓VSS施加到所選的字線WL1，而在MSBRD1至MSBRD4間隔期間將大約1.3V的第二基準(zhǔn)電壓施加到所選的字線WL1。因此，當(dāng)存儲在所選的存儲器單元MCsel中的數(shù)據(jù)值是第一和第二數(shù)據(jù)狀態(tài)(在這一示例中是“11”和“10”)之一時，所選的存儲器單元MCsel處于導(dǎo)通狀態(tài)。當(dāng)所存儲的數(shù)據(jù)值是第三和第四數(shù)據(jù)狀態(tài)(在這一示例中是“00”和“01”)之一時，所選的存儲器單元MCsel處于截止?fàn)顟B(tài)。
因此，在MSBRD3和MSBRD4間隔期間主位線BLm和主檢測節(jié)點(diǎn)NSENM的電壓電平與在LSBRD3和LSBRD4間隔期間有點(diǎn)不同。也就是，在MSBRD3和MSBRD4間隔期間，當(dāng)所選的存儲器單元MCsel的數(shù)據(jù)值是第一和第二數(shù)據(jù)狀態(tài)(在這一示例中是“11”和“10”)之一時，主位線BLm和主檢測節(jié)點(diǎn)NSENM的電壓電平接近于地電壓VSS。而且，當(dāng)所選的存儲器單元MCsel的數(shù)據(jù)值是第三和第四數(shù)據(jù)狀態(tài)(在這一示例中是“00”和“01”)之一時，主位線BLm和主檢測節(jié)點(diǎn)NSENM的電壓電平幾乎不變。
在MSBRD4間隔期間主讀出鎖存信號LCHM的電壓電平被使能為邏輯“H”狀態(tài)之后，主鎖存節(jié)點(diǎn)NLATM上的主鎖存數(shù)據(jù)的邏輯狀態(tài)如下變化。當(dāng)存儲在所選的存儲器單元MCsel中的數(shù)據(jù)值是第一或第二數(shù)據(jù)狀態(tài)時(在這一示例中是“11”和“10”)，也就是，當(dāng)?shù)诙粩?shù)據(jù)值(MSB)是邏輯“1”時，主鎖存節(jié)點(diǎn)NLATM上的主鎖存數(shù)據(jù)是邏輯“L”。當(dāng)存儲在所選的存儲器單元MCsel中的數(shù)據(jù)值是第三或第四數(shù)據(jù)狀態(tài)時(在這一示例中是“00”和“01”)，也就是，當(dāng)?shù)诙粩?shù)據(jù)值(MSB)是邏輯“0”時，主鎖存節(jié)點(diǎn)NLATM上的主鎖存數(shù)據(jù)是邏輯“H”。
在MSBRD1至MSBRD4間隔期間執(zhí)行的其他操作與在LSBRD1至LSBRD4間隔期間執(zhí)行的操作相同，因此，為了避免冗長而省略其詳細(xì)描述。
接著執(zhí)行MSBRD5和MSBRD6間隔，并且除了下面所討論的，非常類似于圖21A和22B的LSBRD8和LSBRD9間隔期間執(zhí)行的操作，因此，為了避免冗長而省略其詳細(xì)描述。
當(dāng)存儲在所選的存儲器單元MCsel中的第二位數(shù)據(jù)值(MSB)是邏輯“1”時，主鎖存節(jié)點(diǎn)NLATM上的數(shù)據(jù)是邏輯“L”，從而全局輸出線GDOUT上的數(shù)據(jù)是邏輯“H”。當(dāng)存儲在所選的存儲器單元MCsel中的第二位數(shù)據(jù)值(MSB)是邏輯“0”時，主鎖存節(jié)點(diǎn)NLATM上的數(shù)據(jù)是邏輯“H”，從而全局輸出線GDOUT上的數(shù)據(jù)放電至邏輯“L”狀態(tài)。這樣，在全局輸出線GDOUT上攜帶表示所選的存儲器單元MCsel的MSB的數(shù)據(jù)。
圖23是進(jìn)一步描述讀出根據(jù)本發(fā)明實(shí)施例的多位非易失性半導(dǎo)體存儲設(shè)備的方法的流程圖。
圖23圖解的示例中執(zhí)行讀出模式的方法包括第一主鎖存數(shù)據(jù)初始化步驟S1410、第一位數(shù)據(jù)值初級讀出步驟S1430、第一位數(shù)據(jù)值次級讀出步驟S1450、第一位數(shù)據(jù)值識別步驟S1470、第二主鎖存數(shù)據(jù)初始化步驟S1490、第二位數(shù)據(jù)值讀出步驟S1510、和第二位數(shù)據(jù)值識別步驟S1530。
在第一主鎖存數(shù)據(jù)初始化步驟S1410中，存儲在主鎖存節(jié)點(diǎn)NLATM中的主鎖存數(shù)據(jù)被初始化為邏輯“H”狀態(tài)。在這種情況下，利用從主鎖存驅(qū)動單元215提供的主鎖存驅(qū)動電壓。
在第一位數(shù)據(jù)值初級讀出步驟S1430中，所選的存儲器單元MCsel被驅(qū)動為第一基準(zhǔn)電壓。
這時，當(dāng)存儲在存儲器單元MCsel中的數(shù)據(jù)具有第二至第四數(shù)據(jù)狀態(tài)(在該示例中為“10”、“00”和“01”)之一時，主鎖存數(shù)據(jù)從邏輯“L”狀態(tài)翻轉(zhuǎn)到邏輯“H”狀態(tài)。而且，用從主檢測響應(yīng)單元217提供的主檢測響應(yīng)電壓來翻轉(zhuǎn)主鎖存數(shù)據(jù)。相反，當(dāng)存儲在存儲器單元MCsel中的數(shù)據(jù)具有第一數(shù)據(jù)狀態(tài)(在該示例中為“11”)時，不翻轉(zhuǎn)主鎖存節(jié)點(diǎn)。
在第一位數(shù)據(jù)值次級讀出步驟S1450中，所選的存儲器單元MCsel被驅(qū)動至第三基準(zhǔn)電壓。這時，當(dāng)存儲在存儲器單元MCsel中的數(shù)據(jù)具有第四數(shù)據(jù)狀態(tài)(在該示例中為“01”)時，主鎖存數(shù)據(jù)從邏輯“H”狀態(tài)翻轉(zhuǎn)到邏輯“L”狀態(tài)。而且，用主檢測響應(yīng)電壓來翻轉(zhuǎn)主鎖存數(shù)據(jù)。相反，當(dāng)存儲在存儲器單元MCsel中的數(shù)據(jù)具有第一到第三數(shù)據(jù)狀態(tài)(在該示例中為“11”、“10”和“00”)之一時，主鎖存數(shù)據(jù)不翻轉(zhuǎn)。
在第一位數(shù)據(jù)值檢驗(yàn)步驟S1470中，由通過執(zhí)行第一位數(shù)據(jù)值次級讀出步驟S1450獲得的主鎖存數(shù)據(jù)來驅(qū)動內(nèi)部輸出線IDOUT和全局輸出線GDOUT。而且，在相同的步驟中，識別第一位數(shù)據(jù)值(LSB)。
在第二主鎖存數(shù)據(jù)初始化步驟S1490中，存儲在主鎖存節(jié)點(diǎn)NLATM中的主鎖存數(shù)據(jù)被再次初始化為邏輯“L”狀態(tài)。在這種情況下，利用從主鎖存驅(qū)動單元215提供的主鎖存驅(qū)動電壓。
在第二位數(shù)據(jù)值讀出步驟S1510中，所選的存儲器單元MCsel被驅(qū)動為第二基準(zhǔn)電壓。在這種情況下，當(dāng)存儲在存儲器單元MCsel中的數(shù)據(jù)具有第三和第四數(shù)據(jù)狀態(tài)(在該示例中為00”和“01”)之一時，主鎖存數(shù)據(jù)從邏輯“L”狀態(tài)翻轉(zhuǎn)到邏輯“H”狀態(tài)。而且，用從主檢測響應(yīng)單元217(參考圖14)提供的主檢測響應(yīng)電壓來翻轉(zhuǎn)主鎖存數(shù)據(jù)。相反，當(dāng)存儲在存儲器單元MCsel中的數(shù)據(jù)是第一和第二數(shù)據(jù)狀態(tài)(在該示例中為“11”和“10”)之一時，主鎖存數(shù)據(jù)不翻轉(zhuǎn)。
在第二位數(shù)據(jù)值識別步驟S1530中，通過執(zhí)行第二位數(shù)據(jù)值讀出步驟S1510獲得的主鎖存數(shù)據(jù)來驅(qū)動內(nèi)部輸出線IDOUT和全局輸出線GDOUT。而且，在第二位數(shù)據(jù)值識別步驟S1530中，識別第二位數(shù)據(jù)值(MSB)。
因此，在兩個識別步驟S1470和S1530識別全局輸出線GDOUT上的LSB和MSB數(shù)據(jù)值。
圖24是示出在根據(jù)本發(fā)明實(shí)施例的多位非易失性半導(dǎo)體存儲設(shè)備的擦除期間的主要信號和節(jié)點(diǎn)電壓的時序圖。這里將這一編程順序稱作擦除模式ERS。
為了解釋，圖24分為六(6)個ERS間隔，也就是，擦除執(zhí)行間隔(下文稱作“ERS1”間隔)、第一恢復(fù)間隔(下文稱作“ERS2”間隔)、第二恢復(fù)間隔(下文稱作“ERS3”間隔)、第一檢驗(yàn)讀出間隔(下文稱作“ERS4”間隔)、第二檢驗(yàn)讀出間隔(下文稱作“ERS5”間隔)、和Y掃描間隔(下文稱作“ERS6”間隔)。
在ERS1間隔期間，擦除電壓VERS被施加到存儲器單元MC的大部分區(qū)域，并且大約0.3V的電壓被施加到所選的字線，以便從相應(yīng)的存儲器單元中擦除數(shù)據(jù)。在這一示例中，擦除電壓VERS大約為20V。而且，未選字線被調(diào)節(jié)為漂移狀態(tài)。在這一情況下，與大部分區(qū)域耦合的結(jié)果是，未選字線的電壓電平接近于擦除電壓VERS。因此，在連接到未選字線的存儲器單元中不執(zhí)行擦除操作。
同樣在ERS1間隔期間，控制信號SHLDHeM、SHLDHeS、SHLDHoM、SHLDHoS、SHLDLeM、SHLDLeS、SHLDLoM和SHLDLoS的電壓電平被維持為地電壓VSS，而控制信號BLSLTeM、BLSLTeS、BLSLToM和BLSLToS的電壓電平變化為“VERS-Vt2”。檢測節(jié)點(diǎn)阻塞信號SOBLKM和SOBLKS維持電源電壓VDD。在這一示例中，電壓“Vt2”表示高電壓NMOS晶體管的閾值電壓并且大約為1.3V。
在ERS2和ERS3間隔期間，調(diào)節(jié)存儲器單元的大部分區(qū)域以及位線BL的電壓，以便檢測存儲在所選的存儲器單元MCsel中的數(shù)據(jù)。
也就是，執(zhí)行其間公共源極線(CSL)放電的ERS2間隔，其中存儲器單元MC的大部分區(qū)域漂移，并且CSL上充電的VERS-Vt的電壓被放電至地電壓VSS。
在ERS3間隔中，大部分區(qū)域以及位線BLm、BLs、BLe和BLo放電。也就是，在ERS3間隔期間，控制信號SHLDHeM、SHLDHeS、SHLDHoM和SHLDHoS的電壓電平變化為地電壓VSS。而且，控制信號SHLDLeM、SHLDLeS、SHLDLoM、SHLDLoS、BLSLTeM、BLSLTeS、BLSLToM和BLSLToS的電壓電平變化為電源電壓VDD。因此，位線BLm、BLs、BLe和BLo放電至地電壓VSS。
在ERS4和ERS5間隔期間，主鎖存節(jié)點(diǎn)NLATM被預(yù)充電，以便檢測存儲器單元MC的任意未擦除的數(shù)據(jù)。而且，存儲在存儲器單元中的數(shù)據(jù)被主鎖存節(jié)點(diǎn)NLATM檢測并被存儲在主鎖存節(jié)點(diǎn)NLATM上。
也就是，在ERS4間隔期間，在主鎖存節(jié)點(diǎn)NLATM被預(yù)充電至邏輯“H”狀態(tài)之后，檢測連接到偶數(shù)位線BLe的存儲器單元MC中的、在ERS1間隔期間未被擦除的數(shù)據(jù)。ERS4間隔期間執(zhí)行的操作非常類似于在第二位數(shù)據(jù)值(MSB)讀出模式中執(zhí)行的操作。然而，在ERS4間隔中，第一基準(zhǔn)電壓0V被施加到所選的存儲器塊中的所有字線WL<n1>，并且主鎖存節(jié)點(diǎn)NLATM被復(fù)位為邏輯“H”狀態(tài)。而且，在ERS4間隔期間通過激活第二內(nèi)部輸入線nIDI來執(zhí)行讀出數(shù)據(jù)的檢測。由于在ERS4間隔期間執(zhí)行的剩余操作與在第二位數(shù)據(jù)值(MSB)讀出模式中執(zhí)行的操作基本上相同，因此為了避免冗長，此處省略對ERS4間隔的描述。
接著執(zhí)行ERS5間隔，以便檢測存儲在奇數(shù)位線BLo的存儲器單元MC中并且在ERS1間隔期間未被擦除的數(shù)據(jù)。在ERS5間隔期間執(zhí)行的操作與在ERS4間隔執(zhí)行的操作不同之處在于未執(zhí)行主鎖存節(jié)點(diǎn)NLATM的設(shè)定。否則，ERS5間隔非常類似于ERS4間隔，因此，為了避免冗長而省略其詳細(xì)描述。
接著執(zhí)行ERS6間隔，其中對于在ERS4和ERS5間隔期間檢測的數(shù)據(jù)確定是否已經(jīng)正確地執(zhí)行存儲器單元MC的擦除操作。
如果在ERS6間隔期間主鎖存節(jié)點(diǎn)NLATM處于邏輯“H”狀態(tài)，則邏輯“L”狀態(tài)的數(shù)據(jù)被輸出至全局輸出線GDOUT，這意味著產(chǎn)生了通過信號。相反，如果主鎖存節(jié)點(diǎn)NLATM處于邏輯“L”狀態(tài)，則邏輯“H”狀態(tài)的數(shù)據(jù)被輸出至全局輸出線GDOUT，這意味著產(chǎn)生了失敗信號。因此，當(dāng)產(chǎn)生通過信號時，完成了擦除模式。
然而，在ERS6間隔期間，如果主鎖存節(jié)點(diǎn)NLATM保持邏輯“H”狀態(tài)，則在ERS4和ERS5間隔中存儲器單元MCsel被檢測為“導(dǎo)通單元”。如果偶數(shù)位線BLe連接到“截止單元”，則在ERS4間隔期間主鎖存節(jié)點(diǎn)NLATM被放電至地電壓VSS。因此，即使在ERS5間隔期間連接到奇數(shù)位線BLo的存儲器單元MC是“導(dǎo)通單元”，主鎖存節(jié)點(diǎn)NLATM上的數(shù)據(jù)也為邏輯“L”。
而且，如果奇數(shù)位線BLo連接到“截止單元”，則即使連接到偶數(shù)位線BLe的存儲器單元MC是“導(dǎo)通單元”，在ERS5間隔期間主鎖存節(jié)點(diǎn)NLATM上的數(shù)據(jù)也變成邏輯“L”。同樣地，生成失敗信號。
因此，僅當(dāng)偶數(shù)位線BLe和奇數(shù)位線BLo都連接到“導(dǎo)通單元”時才產(chǎn)生通過信號。
盡管為了圖解說明的目的已經(jīng)公開了本發(fā)明的優(yōu)選實(shí)施例，本領(lǐng)域的普通技術(shù)人員將理解，在不背離本發(fā)明的范圍和精神的情況下，各種修改、添加和替換是可能的。例如，在本說明書中示出并描述了NAND型非易失性半導(dǎo)體存儲設(shè)備。然而，對于本領(lǐng)域普通技術(shù)人員明顯的是，本發(fā)明的技術(shù)精神也可應(yīng)用于其他類型的非易失性半導(dǎo)體存儲設(shè)備，例如AND型半導(dǎo)體存儲設(shè)備。
而且，如已經(jīng)建議的，包括示例性實(shí)施例的每個和全部元件來實(shí)現(xiàn)本發(fā)明的利益和優(yōu)點(diǎn)是不必要的或者是不重要的。僅作為一個示例，注意圖25，其圖解說明了圖17所示的實(shí)施例的修改。具體地，圖25的實(shí)施例省略了在圖17的副位線選擇塊500中出現(xiàn)的偏移電路。本領(lǐng)域的普通技術(shù)人員將容易地預(yù)料本發(fā)明的許多其他變化，由于太多此處無法列出來。
因此，通過所附權(quán)利要求的技術(shù)精神而不是所公開的實(shí)施例來定義本發(fā)明保護(hù)的技術(shù)范圍。在這一點(diǎn)上，短語“連接到”及其類似短語不被解釋為必須在元件之間直接連接。
權(quán)利要求
1.一種多位非易失性半導(dǎo)體存儲設(shè)備，包括存儲器單元陣列，其包括連接到多個非易失性存儲器單元的位線，其中所述非易失性存儲器單元可編程為多于兩個閾值電壓狀態(tài)，以便存儲多于一位的數(shù)據(jù)；頁面緩存器電路，用于存儲邏輯值作為主鎖存數(shù)據(jù)，并且其響應(yīng)主鎖存信號而根據(jù)位線的電壓電平選擇性地翻轉(zhuǎn)主鎖存數(shù)據(jù)的邏輯值；和副鎖存電路，用于存儲邏輯值作為副鎖存數(shù)據(jù)，并且其響應(yīng)副鎖存信號而根據(jù)位線的電壓電平選擇性地翻轉(zhuǎn)副鎖存數(shù)據(jù)的邏輯值；其中所述存儲設(shè)備可在讀出模式和編程模式中操作，在所述讀出模式中，所述存儲設(shè)備讀出非易失性存儲器單元的閾值電壓狀態(tài)，并且在所述編程模式中，所述存儲設(shè)備編程非易失性存儲器單元的閾值電壓狀態(tài)，其中所述頁面緩存器電路選擇性地響應(yīng)副鎖存數(shù)據(jù)，以禁止通過位線在編程模式中翻轉(zhuǎn)主鎖存數(shù)據(jù)的邏輯值。
2.如權(quán)利要求1所述的存儲設(shè)備，其中在讀出模式中僅使用頁面緩存器電路和副鎖存電路當(dāng)中的頁面緩存器電路，而在編程模式中使用頁面緩存器電路和副鎖存電路兩者。
3.如權(quán)利要求1所述的存儲設(shè)備，其中所述編程模式包括第一位數(shù)據(jù)值編程操作和第二位數(shù)據(jù)值編程操作，并且其中，在編程模式期間，在第一位數(shù)據(jù)值編程操作之后并在第二位數(shù)據(jù)值編程操作之前激活所述副鎖存信號。
4.如權(quán)利要求1所述的存儲設(shè)備，其中所述副鎖存電路包括連接到位線的副檢測節(jié)點(diǎn)；副檢測鎖存單元，用于根據(jù)副檢測節(jié)點(diǎn)的電壓電平而存儲副鎖存數(shù)據(jù)；和副驅(qū)動單元，其響應(yīng)副鎖存數(shù)據(jù)而選擇性地被使能，并且其響應(yīng)檢驗(yàn)控制信號而驅(qū)動副檢測節(jié)點(diǎn)至副驅(qū)動電壓，以便禁止主鎖存數(shù)據(jù)的邏輯值的翻轉(zhuǎn)。
5.如權(quán)利要求4所述的存儲設(shè)備，其中所述副驅(qū)動單元包括串聯(lián)連接在副檢測節(jié)點(diǎn)和副驅(qū)動電壓源之間的第一副驅(qū)動晶體管和第二副驅(qū)動晶體管，其中第一副驅(qū)動晶體管響應(yīng)檢驗(yàn)控制信號而被門控，而第二副驅(qū)動晶體管響應(yīng)副鎖存數(shù)據(jù)而被門控。
6.如權(quán)利要求5所述的存儲設(shè)備，其中所述副驅(qū)動電壓是地電壓。
7.如權(quán)利要求5所述的存儲設(shè)備，其中所述副鎖存電路還包括副預(yù)充電單元，其響應(yīng)副檢測預(yù)充電控制信號而將副檢測節(jié)點(diǎn)預(yù)充電至副檢測預(yù)充電電壓。
8.如權(quán)利要求7所述的多位非易失性半導(dǎo)體存儲設(shè)備，其中所述副檢測預(yù)充電電壓是電源電壓，并且其中所述副預(yù)充電單元包括連接在電壓源與副檢測節(jié)點(diǎn)之間并且響應(yīng)副檢測預(yù)充電信號而被門控的晶體管。
9.如權(quán)利要求4所述的存儲設(shè)備，其中所述副檢測鎖存單元包括副鎖存器，用于存儲副鎖存數(shù)據(jù)；副鎖存初始化電路，用于響應(yīng)副鎖存初始化信號而初始化副鎖存數(shù)據(jù)；和副檢測響應(yīng)電路，其響應(yīng)副鎖存信號而被使能，并且被驅(qū)動為根據(jù)副檢測節(jié)點(diǎn)的電壓電平選擇性地翻轉(zhuǎn)副鎖存數(shù)據(jù)的邏輯值。
10.如權(quán)利要求1所述的存儲設(shè)備，還包括第一全局輸入線，用于發(fā)送第一全局輸入數(shù)據(jù)；第二全局輸入線，用于發(fā)送第二全局輸入數(shù)據(jù)，其中在給定操作間隔期間第一全局輸入數(shù)據(jù)的邏輯狀態(tài)與第二全局輸入數(shù)據(jù)的邏輯狀態(tài)相反；和連接到第一和第二全局輸入線的頁面緩存器解碼器，用于根據(jù)第一和第二全局輸入數(shù)據(jù)將內(nèi)部輸入數(shù)據(jù)提供至主緩存器電路。
11.如權(quán)利要求10所述的存儲設(shè)備，還包括內(nèi)部輸出線，用于選擇性地輸出與頁面緩存器電路的主鎖存數(shù)據(jù)對應(yīng)的數(shù)據(jù)并且連接至頁面緩存器解碼器；全局輸出線，其響應(yīng)頁面緩存器解碼器而選擇性地輸出與內(nèi)部輸出數(shù)據(jù)對應(yīng)的全局輸出數(shù)據(jù)，其中頁面緩存器電路包括存儲主鎖存數(shù)據(jù)的主鎖存節(jié)點(diǎn)，并且其中頁面緩存器電路響應(yīng)來自頁面緩存器解碼器的內(nèi)部輸入數(shù)據(jù)而控制主鎖存節(jié)點(diǎn)上的主鎖存數(shù)據(jù)的邏輯值，并且其中所述內(nèi)部輸出線與主鎖存節(jié)點(diǎn)電隔離。
12.如權(quán)利要求1所述的存儲設(shè)備，還包括主位線選擇偏移電路，其偏移位線的電壓并且將位線選擇性地連接到頁面緩存器電路。
13.如權(quán)利要求12所述的存儲設(shè)備，還包括副位線選擇偏移電路，其偏移位線的電壓并且將位線選擇性地連接到副鎖存電路。
14.如權(quán)利要求13所述的存儲設(shè)備，其中所述存儲器單元陣列的位線包括奇數(shù)位線和偶數(shù)位線。
15.如權(quán)利要求1所述的存儲設(shè)備，其中所述非易失性存儲器單元可編程為四個閾值電壓狀態(tài)。
16.如權(quán)利要求1所述的存儲設(shè)備，其中所述非易失性存儲器單元是NAND型閃速存儲器單元。
17.一種多位非易失性半導(dǎo)體存儲設(shè)備，包括存儲器單元陣列，包括連接到多個非易失性存儲器單元的位線，其中所述非易失性存儲器單元可編程為多于兩種閾值電壓狀態(tài)，以便存儲多于一位的數(shù)據(jù)；頁面緩存器電路，用于存儲邏輯值作為主鎖存數(shù)據(jù)，并且其響應(yīng)主鎖存信號而根據(jù)位線的電壓電平選擇性地翻轉(zhuǎn)主鎖存數(shù)據(jù)的邏輯值；和副鎖存電路，用于存儲邏輯值作為副鎖存數(shù)據(jù)，并且其響應(yīng)副鎖存信號而根據(jù)位線的電壓電平選擇性地翻轉(zhuǎn)副鎖存數(shù)據(jù)的邏輯值；其中所述頁面緩存器電路和副鎖存電路連接到位于存儲器單元陣列相對側(cè)的位線。
18.如權(quán)利要求17所述的存儲設(shè)備，其中在讀出模式中僅使用頁面緩存器電路和副鎖存電路當(dāng)中的頁面緩存器電路，在編程模式中使用頁面緩存器電路和副鎖存電路兩者。
19.如權(quán)利要求17所述的存儲設(shè)備，其中所述編程模式包括第一位數(shù)據(jù)值編程操作和第二位數(shù)據(jù)值編程操作，并且其中，在編程模式期間，在第一位數(shù)據(jù)值編程操作之后并在第二位數(shù)據(jù)值編程操作之前激活所述副鎖存信號。
20.如權(quán)利要求17所述的存儲設(shè)備，其中所述副鎖存電路包括副檢測節(jié)點(diǎn)，其連接到位線；副檢測鎖存單元，用于根據(jù)副檢測節(jié)點(diǎn)的電壓電平來存儲副鎖存數(shù)據(jù)；和副驅(qū)動單元，其響應(yīng)副鎖存數(shù)據(jù)而選擇性地被使能，并且其響應(yīng)檢驗(yàn)控制信號而驅(qū)動副檢測節(jié)點(diǎn)至副驅(qū)動電壓，以便禁止主鎖存數(shù)據(jù)的邏輯值的翻轉(zhuǎn)。
21.如權(quán)利要求20所述的存儲設(shè)備，其中所述副驅(qū)動單元包括串聯(lián)連接在副檢測節(jié)點(diǎn)和副驅(qū)動電壓源之間的第一副驅(qū)動晶體管和第二副驅(qū)動晶體管，其中第一副驅(qū)動晶體管響應(yīng)檢驗(yàn)控制信號而被門控，而第二副驅(qū)動晶體管響應(yīng)副鎖存數(shù)據(jù)而被門控。
22.如權(quán)利要求21所述的存儲設(shè)備，其中所述副驅(qū)動電壓是地電壓。
23.如權(quán)利要求21所述的存儲設(shè)備，其中副鎖存電路還包括副預(yù)充電單元，其響應(yīng)副檢測預(yù)充電控制信號而將副檢測節(jié)點(diǎn)預(yù)充電至副檢測預(yù)充電電壓。
24.如權(quán)利要求23所述的存儲設(shè)備，其中所述副檢測預(yù)充電電壓是電源電壓，并且其中所述副預(yù)充電單元包括串聯(lián)連接在電壓源與副檢測節(jié)點(diǎn)之間并且響應(yīng)副檢測預(yù)充電信號而被門控的晶體管。
25.如權(quán)利要求20所述的存儲設(shè)備，其中所述副檢測鎖存單元包括副鎖存器，用于存儲副鎖存數(shù)據(jù)；副鎖存初始化電路，用于響應(yīng)副鎖存初始化信號而初始化副鎖存數(shù)據(jù)；和副檢測響應(yīng)電路，其響應(yīng)副鎖存信號而被使能，并且被驅(qū)動為根據(jù)副檢測節(jié)點(diǎn)的電壓電平選擇性地翻轉(zhuǎn)副鎖存數(shù)據(jù)的邏輯值。
26.如權(quán)利要求17所述的存儲設(shè)備，還包括第一全局輸入線，用于發(fā)送第一全局輸入數(shù)據(jù)；第二全局輸入線，用于發(fā)送第二全局輸入數(shù)據(jù)，其中在給定操作間隔期間第一全局輸入數(shù)據(jù)的邏輯狀態(tài)與第二全局輸入數(shù)據(jù)的邏輯狀態(tài)相反；和連接到第一和第二全局輸入線的頁面緩存器解碼器，用于根據(jù)第一和第二全局輸入數(shù)據(jù)將內(nèi)部輸入數(shù)據(jù)提供至主緩存器電路。
27.如權(quán)利要求26所述的存儲設(shè)備，還包括內(nèi)部輸出線，用于選擇性地輸出與頁面緩存器電路的主鎖存數(shù)據(jù)對應(yīng)的數(shù)據(jù)并且連接至頁面緩存器解碼器；全局輸出線，其響應(yīng)頁面緩存器解碼器而選擇性地輸出與內(nèi)部輸出數(shù)據(jù)對應(yīng)的全局輸出數(shù)據(jù)，其中頁面緩存器電路包括存儲主鎖存數(shù)據(jù)的主鎖存節(jié)點(diǎn)，并且其中頁面緩存器電路響應(yīng)來自頁面緩存器解碼器的內(nèi)部輸入數(shù)據(jù)而控制主鎖存節(jié)點(diǎn)上的主鎖存數(shù)據(jù)的邏輯值，并且其中所述內(nèi)部輸出線與主鎖存節(jié)點(diǎn)電隔離。
28.如權(quán)利要求17所述的存儲設(shè)備，還包括主位線選擇偏移電路，其偏移位線的電壓并且將位線選擇性地連接到頁面緩存器電路。
29.如權(quán)利要求28所述的存儲設(shè)備，還包括副位線選擇偏移電路，其偏移位線的電壓并且將位線選擇性地連接到副鎖存電路。
30.如權(quán)利要求17所述的存儲設(shè)備，其中所述非易失性存儲器單元可編程為四種閾值電壓狀態(tài)。
31.一種非易失性存儲設(shè)備，包括存儲器單元陣列，包括連接到多個非易失性存儲器單元的位線；第一和第二偏壓電路，用于預(yù)置位線的電壓并且連接到存儲器單元陣列的相對側(cè)上的位線；和頁面緩存器電路，其連接到位線并且用于存儲從非易失性存儲器單元讀出的數(shù)據(jù)和被編程到非易失性存儲器單元中的數(shù)據(jù)。
32.如權(quán)利要求31所述的存儲設(shè)備，其中所述非易失性存儲器單元是多位非易失性存儲器單元，其可選擇性地編程為至少四種閾值電壓狀態(tài)中的任意一種。
33.如權(quán)利要求32所述的存儲設(shè)備，其中所述存儲設(shè)備還包括連接到位線的副鎖存電路，其中所述頁面緩存器電路和副鎖存電路連接到位于存儲器單元陣列的相對側(cè)的位線。
34.如權(quán)利要求33所述的存儲設(shè)備，其中所述非易失性存儲器單元是NAND型閃速存儲器單元。
35.一種非易失性半導(dǎo)體存儲設(shè)備，包括存儲器單元陣列，包括連接到多個非易失性存儲器單元的位線；主檢測鎖存單元，其包括主鎖存單元和主檢測響應(yīng)單元；副鎖存單元，其包括副鎖存電路；第一位線選擇電路，其選擇性地將主檢測單元連接到位線；第二位線選擇電路，其選擇性地將副鎖存單元連接到位線。
36.如權(quán)利要求35所述的存儲設(shè)備，其中所述第一和第二位線選擇電路位于存儲器單元陣列的相對側(cè)。
37.如權(quán)利要求36所述的存儲設(shè)備，其中所述多個非易失性存儲器單元可選擇性地編程為至少四種閾值電壓狀態(tài)中的任意一種，其中所述存儲設(shè)備可在讀出模式和編程模式中操作，在所述讀出模式中，所述存儲設(shè)備讀出非易失性存儲器單元的閾值電壓狀態(tài)，并且在所述編程模式中，所述存儲設(shè)備編程非易失性存儲器單元的閾值電壓狀態(tài)。
38.如權(quán)利要求37所述的存儲設(shè)備，其中在讀出模式中僅使用第一和第二鎖存電路當(dāng)中的第一鎖存電路，而在編程模式中使用第一和第二鎖存電路兩者。
39.如權(quán)利要求37所述的存儲設(shè)備，其中，在編程模式中，經(jīng)由位線將第二鎖存電路的電壓選擇性地傳送至頁面緩存器單元，以便控制第一鎖存電路的狀態(tài)。
40.如權(quán)利要求35所述的存儲設(shè)備，還包括至少一個用于預(yù)置位線的電壓的偏壓電路。
41.如權(quán)利要求35所述的存儲設(shè)備，還包括第一和第二偏壓電路，其預(yù)置位線的電壓并且連接到位于存儲器單元陣列的相對側(cè)的位線。
42.如權(quán)利要求35所述的存儲設(shè)備，其中所述非易失性存儲器單元是NAND型閃速存儲器單元。
43.一種操作多位非易失性半導(dǎo)體存儲設(shè)備的方法，所述存儲設(shè)備包括具有連接到多個非易失性存儲器單元的位線的存儲器單元陣列，其中所述非易失性存儲器單元可選擇地編程為多于一個閾值電壓狀態(tài)，并且其中每個閾值電壓狀態(tài)對應(yīng)于不同的數(shù)據(jù)值，其中所述存儲設(shè)備可在讀出模式和編程模式中操作，在所述讀出模式中，所述存儲設(shè)備讀出非易失性存儲器單元的閾值電壓狀態(tài)，并且在所述編程模式中，所述存儲設(shè)備編程非易失性存儲器單元的閾值電壓狀態(tài)，所述方法包括將邏輯值作為主鎖存數(shù)據(jù)存儲在第一鎖存器中；根據(jù)位線的電壓電平將邏輯值作為副鎖存數(shù)據(jù)存儲在第二鎖存器中；在編程模式中，設(shè)定連接到位線的至少一個非易失性存儲器單元的閾值電壓狀態(tài)；和在設(shè)定閾值電壓狀態(tài)之后，根據(jù)存儲在第二鎖存器的副鎖存數(shù)據(jù)中的位線的電壓電平，選擇性地禁止主鎖存數(shù)據(jù)的邏輯值的翻轉(zhuǎn)。
44.如權(quán)利要求43所述的方法，其中在讀出模式中僅使用頁面緩存器電路和副鎖存電路當(dāng)中的頁面緩存器電路，而在編程模式中使用頁面緩存器電路和副鎖存電路兩者。
45.一種操作多位非易失性半導(dǎo)體存儲設(shè)備的方法，其中所述存儲設(shè)備包括(a)具有連接到多個非易失性存儲器單元的位線的存儲器單元陣列，其中所述非易失性存儲器單元可選擇地編程為至少是連續(xù)的第一、第二、第三和第四閾值電壓狀態(tài)中的任意一個，并且其中第一、第二、第三和第四閾值電壓狀態(tài)與由第一和第二位定義的四個不同的數(shù)據(jù)值對應(yīng)，其中第一和第四閾值電壓狀態(tài)的第一位相同，并且其中第一和第二閾值電壓狀態(tài)的第二位相同，(b)主緩存器單元，用于存儲邏輯值作為主鎖存數(shù)據(jù)并且其包括連接到位線的主檢測節(jié)點(diǎn)，其中主鎖存數(shù)據(jù)的邏輯值根據(jù)主檢測節(jié)點(diǎn)的電壓電平而選擇性地翻轉(zhuǎn)，和(c)副鎖存單元，用于存儲邏輯值作為副鎖存數(shù)據(jù)并且其包括連接到位線的副檢測節(jié)點(diǎn)，所述方法包括第一位編程操作，其包括用外部提供的第一位數(shù)據(jù)值將所選的存儲器單元編程至與第一數(shù)據(jù)狀態(tài)對應(yīng)的閾值電壓；初始讀出存儲操作，其包括將在第一位編程操作中編程的存儲器單元驅(qū)動至第一基準(zhǔn)電壓，以便將與第一位數(shù)據(jù)值對應(yīng)的副鎖存數(shù)據(jù)存儲在副鎖存塊中；第二位編程操作，其包括在主緩存器塊中存儲與被用來將存儲器單元編程為第四數(shù)據(jù)狀態(tài)的第二位數(shù)據(jù)值對應(yīng)的主鎖存數(shù)據(jù)，并且在初始讀出存儲操作之后將存儲器單元編程為第四數(shù)據(jù)狀態(tài)，從而將存儲器單元編程為與第三數(shù)據(jù)狀態(tài)對應(yīng)的閾值電壓；初級檢驗(yàn)讀出操作，其包括用第二基準(zhǔn)電壓驅(qū)動存儲器單元，從而在第二位編程操作之后在主檢測節(jié)點(diǎn)上反映存儲器單元的第二位數(shù)據(jù)值；副鎖存驅(qū)動編程操作，其包括驅(qū)動副鎖存塊，以便在主檢測節(jié)點(diǎn)上反映存儲在初始讀出存儲操作中的副鎖存數(shù)據(jù)；初級主鎖存翻轉(zhuǎn)操作，其包括根據(jù)初級檢驗(yàn)讀出操作中主檢測節(jié)點(diǎn)的電壓電平來翻轉(zhuǎn)主鎖存數(shù)據(jù)，其中主鎖存數(shù)據(jù)的翻轉(zhuǎn)根據(jù)副鎖存驅(qū)動操作中主檢測節(jié)點(diǎn)的電壓電平而被選擇性地禁止；次級檢驗(yàn)讀出編程操作，其包括用第三基準(zhǔn)電壓驅(qū)動存儲器單元，從而在初級主鎖存翻轉(zhuǎn)操作之后在主檢測節(jié)點(diǎn)上反映存儲器單元的第二位數(shù)據(jù)值；和次級主鎖存翻轉(zhuǎn)操作，其包括根據(jù)次級檢驗(yàn)讀出編程操作中主檢測節(jié)點(diǎn)的電壓電平翻轉(zhuǎn)主鎖存數(shù)據(jù)。
46.如權(quán)利要求45所述的方法，包括使用第一至第三基準(zhǔn)電壓來區(qū)分第一至第四閾值電壓組。
47.如權(quán)利要求45所述的方法，還包括檢驗(yàn)掃描操作，其包括根據(jù)通過執(zhí)行初級和次級主翻轉(zhuǎn)操作獲得的主鎖存數(shù)據(jù)而產(chǎn)生數(shù)據(jù)，該數(shù)據(jù)指示在第二位編程操作中存儲器單元向第四數(shù)據(jù)狀態(tài)的編程失敗。
48.如權(quán)利要求45所述的方法，其中所述初始讀出存儲操作包括初始讀出操作，其包括驅(qū)動在第一位編程操作中編程的存儲器單元，以便在位線上反映第一位數(shù)據(jù)值；和副鎖存存儲操作，其包括執(zhí)行控制操作，以便將與通過執(zhí)行初始讀出操作而獲得的位線的電壓電平對應(yīng)的副鎖存數(shù)據(jù)存儲在副鎖存塊中。
49.如權(quán)利要求45所述的方法，其中第一至第四數(shù)據(jù)狀態(tài)分別為“11”、“10”、“00”和“01”。
50.一種操作多位非易失性半導(dǎo)體存儲設(shè)備的方法，其中所述存儲設(shè)備包括(a)具有連接到多個非易失性存儲器單元的位線的存儲器單元陣列，其中所述非易失性存儲器單元可選擇性地編程為至少是連續(xù)的第一、第二、第三和第四閾值電壓狀態(tài)中的任意一個，并且其中第一、第二、第三和第四閾值電壓狀態(tài)與由第一和第二位定義的四個不同的數(shù)據(jù)值對應(yīng)，其中第一和第四閾值電壓狀態(tài)的第一位相同，并且其中第一和第二閾值電壓狀態(tài)的第二位相同，(b)主緩存器單元，用于存儲邏輯值作為主鎖存數(shù)據(jù)并且其包括連接到位線的主檢測節(jié)點(diǎn)，其中主鎖存數(shù)據(jù)的邏輯值根據(jù)主檢測節(jié)點(diǎn)的電壓電平而選擇性地翻轉(zhuǎn)，和(c)副鎖存單元，用于存儲邏輯值作為副鎖存數(shù)據(jù)并且其包括連接到位線的副檢測節(jié)點(diǎn)，所述方法包括第一位編程操作，其包括用外部提供的第一位數(shù)據(jù)值編程所選的存儲器單元；初始讀出存儲操作，其包括驅(qū)動在第一位編程步驟中編程的存儲器單元，以便將與第一位數(shù)據(jù)值對應(yīng)的副鎖存數(shù)據(jù)存儲在副鎖存塊中；第二位編程操作，其包括在初始讀出存儲操作之后驅(qū)動存儲器單元以便在存儲器單元中編程外部提供的第二位數(shù)據(jù)值；初級檢驗(yàn)讀出操作，其包括用第二基準(zhǔn)電壓驅(qū)動存儲器單元，從而在第二位編程操作之后在主檢測節(jié)點(diǎn)上反映存儲器單元的第二位數(shù)據(jù)值；副鎖存驅(qū)動操作，其包括驅(qū)動副鎖存塊，以便在主檢測節(jié)點(diǎn)上反映在初始讀出存儲步驟中存儲的副鎖存數(shù)據(jù)；和初級主翻轉(zhuǎn)操作，其包括根據(jù)在初級檢驗(yàn)讀出操作和副鎖存驅(qū)動操作中獲得的主檢測節(jié)點(diǎn)的電壓電平選擇性地翻轉(zhuǎn)主鎖存數(shù)據(jù)。
51.如權(quán)利要求50所述的方法，還包括使用第一和第二基準(zhǔn)電壓來區(qū)分第一至第三閾值電壓狀態(tài)。
52.如權(quán)利要求50所述的方法，其中所述初始讀出存儲操作包括初始讀出操作，其包括驅(qū)動在第一位編程操作中編程的存儲器單元以便在位線上反映第一位數(shù)據(jù)值；和副鎖存存儲操作，其包括執(zhí)行控制操作，以便將與通過初始讀出操作獲得的位線的電壓電平對應(yīng)的副鎖存數(shù)據(jù)存儲在副鎖存塊中。
53.如權(quán)利要求52所述的方法，其中所述初始讀出操作包括第一基準(zhǔn)電壓驅(qū)動操作，其包括用第一基準(zhǔn)電壓驅(qū)動存儲器單元，所述第一基準(zhǔn)電壓區(qū)分第一和第二閾值電壓狀態(tài)；和位線反映操作，其包括在位線上反映第一位數(shù)據(jù)值，在第一基準(zhǔn)電壓驅(qū)動操作讀出所述第一位數(shù)據(jù)值。
54.如權(quán)利要求52所述的方法，其中所述副鎖存存儲操作包括副鎖存初始化操作，其包括初始化副鎖存數(shù)據(jù)；和副鎖存翻轉(zhuǎn)操作，其包括根據(jù)位線的電壓電平來選擇性地翻轉(zhuǎn)副鎖存數(shù)據(jù)。
55.如權(quán)利要求54所述的方法，其中所述副鎖存翻轉(zhuǎn)操作包括如果在位線上反映第一數(shù)據(jù)狀態(tài)的第一位數(shù)據(jù)值，則維持初始化的副鎖存數(shù)據(jù)；和如果在位線上反映第二數(shù)據(jù)狀態(tài)的第一位數(shù)據(jù)值，則翻轉(zhuǎn)初始化的副鎖存數(shù)據(jù)。
56.如權(quán)利要求50所述的方法，其中第一至第四數(shù)據(jù)狀態(tài)分別為“11”、“10”、“00”和“01”。
57.一種操作多位非易失性半導(dǎo)體存儲設(shè)備的方法，其中所述存儲設(shè)備包括(a)具有連接到多個非易失性存儲器單元的位線的存儲器單元陣列，其中所述非易失性存儲器單元可選擇性地編程為至少是連續(xù)的第一、第二、第三和第四閾值電壓狀態(tài)中的任意一個，并且其中第一、第二、第三和第四閾值電壓狀態(tài)與由第一和第二位定義的四個不同的數(shù)據(jù)值對應(yīng)，其中第一和第四閾值電壓狀態(tài)的第一位相同，并且其中第一和第二閾值電壓狀態(tài)的第二位相同，(b)主緩存器單元，用于存儲邏輯值作為主鎖存數(shù)據(jù)并且其包括連接到位線的主檢測節(jié)點(diǎn)，其中主鎖存數(shù)據(jù)的邏輯值根據(jù)主檢測節(jié)點(diǎn)的電壓電平而選擇性地翻轉(zhuǎn)，和(c)副鎖存單元，用于存儲邏輯值作為副鎖存數(shù)據(jù)并且其包括連接到位線的副檢測節(jié)點(diǎn)，所述方法包括第一位編程操作，其包括用外部提供的第一位數(shù)據(jù)值編程所選的存儲器單元；初始讀出存儲操作，其包括驅(qū)動在第一位編程操作中編程的存儲器單元以便將與第一位數(shù)據(jù)值對應(yīng)的副鎖存數(shù)據(jù)存儲在副鎖存塊中；第二位編程操作，其包括在初始讀出存儲操作之后驅(qū)動存儲器單元以便在存儲器單元中編程外部提供的第二位數(shù)據(jù)值；初級檢驗(yàn)讀出操作，其包括用第二基準(zhǔn)電壓驅(qū)動存儲器單元，從而在第二位編程操作之后在主檢測節(jié)點(diǎn)上反映存儲器單元的第二位數(shù)據(jù)值；副鎖存驅(qū)動操作，其包括驅(qū)動副鎖存塊，以便在主檢測節(jié)點(diǎn)上反映在初始讀出存儲步驟中存儲的副鎖存數(shù)據(jù)；初級主翻轉(zhuǎn)操作，其包括根據(jù)在初級檢驗(yàn)讀出操作和副鎖存驅(qū)動操作中獲得的主檢測節(jié)點(diǎn)的電壓電平選擇性地翻轉(zhuǎn)主鎖存數(shù)據(jù)；次級檢驗(yàn)讀出操作，其包括用第三基準(zhǔn)電壓驅(qū)動存儲器單元，從而在初級主翻轉(zhuǎn)操作之后在主檢測節(jié)點(diǎn)上反映存儲器單元的第二位數(shù)據(jù)值；和次級主翻轉(zhuǎn)操作，其包括根據(jù)在次級檢驗(yàn)讀出步驟中獲得的主檢測節(jié)點(diǎn)的電壓電平選擇性地翻轉(zhuǎn)主鎖存數(shù)據(jù)。
58.如權(quán)利要求57所述的方法，還包括使用第一至第三基準(zhǔn)電壓來區(qū)分第一至第四閾值電壓狀態(tài)。
59.如權(quán)利要求57所述的方法，還包括檢驗(yàn)掃描操作，其包括根據(jù)通過執(zhí)行初級和次級主翻轉(zhuǎn)操作獲得的主鎖存數(shù)據(jù)而產(chǎn)生表示第二位編程操作中的通過或失敗的數(shù)據(jù)。
60.如權(quán)利要求57所述的方法，其中所述初始讀出存儲操作包括初始讀出操作，其包括驅(qū)動在第一位編程操作中編程的存儲器單元，以便在位線上反映第一位數(shù)據(jù)值；和副鎖存存儲操作，其包括將與通過執(zhí)行初始讀出操作獲得的位線的電壓電平對應(yīng)的副鎖存數(shù)據(jù)存儲在副鎖存塊中。
61.如權(quán)利要求60所述的方法，其中所述初始讀出操作包括第一基準(zhǔn)電壓驅(qū)動操作，其包括用第一基準(zhǔn)電壓驅(qū)動存儲器單元，所述第一基準(zhǔn)電壓區(qū)分第一和第二閾值電壓狀態(tài)；和位線反映操作，其包括在位線上反映第一位數(shù)據(jù)值，在第一基準(zhǔn)電壓驅(qū)動步驟中讀出所述第一位數(shù)據(jù)值。
全文摘要
一種存儲器單元陣列包括連接到多個非易失性存儲器單元的位線，其中所述非易失性存儲器單元可選擇性地編程為至少是第一、第二、第三和第四閾值電壓狀態(tài)中的一個，并且其中第一、第二、第三和第四閾值電壓狀態(tài)對應(yīng)于由第一和第二位定義的四個不同的數(shù)據(jù)值。頁面緩存器電路存儲邏輯值作為主鎖存數(shù)據(jù)，并且其響應(yīng)主鎖存信號而根據(jù)位線的電壓電平選擇性地翻轉(zhuǎn)主鎖存數(shù)據(jù)的邏輯值。副鎖存電路存儲邏輯值作為副鎖存數(shù)據(jù)，并且其響應(yīng)副鎖存信號而根據(jù)位線的電壓電平選擇性地翻轉(zhuǎn)副鎖存數(shù)據(jù)的邏輯值。所述存儲設(shè)備可在讀出模式和編程模式中操作，其中所述頁面緩存器電路選擇性地響應(yīng)副鎖存數(shù)據(jù)，禁止在編程模式中翻轉(zhuǎn)主鎖存數(shù)據(jù)的邏輯值。
文檔編號G06F12/00GK1779860SQ20051010863
公開日2006年5月31日 申請日期2005年10月10日 優(yōu)先權(quán)日2004年11月19日
發(fā)明者李城秀, 林瀛湖, 趙顯哲, 蔡東赫 申請人:三星電子株式會社