專利名稱：使用基準(zhǔn)信號進(jìn)行同步數(shù)據(jù)傳輸?shù)难b置和方法
技術(shù)領(lǐng)域：
本發(fā)明涉及在諸如半導(dǎo)體芯片的具有高速接口的裝置之間的數(shù)據(jù)傳輸。
背景技術(shù)：
如在計(jì)算機(jī)中的處理器LSI(大規(guī)模集成電路)和芯片組LSI之間的數(shù)據(jù)傳輸中，當(dāng)在半導(dǎo)體芯片之間執(zhí)行數(shù)據(jù)傳輸時，必需為數(shù)據(jù)信號提供充足的建立(setup)和保持時間。根據(jù)傳統(tǒng)方法，例如在JP-A-8-102729中所公開的，將發(fā)送器芯片的時鐘信號發(fā)送給接收器芯片，該接收器芯片使所接收的時鐘信號延遲，以確保建立時間和保持時間。
圖1A表示用于根據(jù)傳統(tǒng)的源同步方法發(fā)送多位并行數(shù)據(jù)的結(jié)構(gòu)。發(fā)送器芯片11具有延遲電路21、觸發(fā)器(FF)電路22-i、以及輸出電路23和24-i(i＝1、2、…、N)，而接收器芯片12具有輸入電路25和26-i、以及觸發(fā)器電路27-i(i＝1、2、…、N)。
源同步方法是下述方法當(dāng)在這些芯片之間進(jìn)行數(shù)據(jù)傳輸時，為在發(fā)送器芯片11(或接收器芯片12)中使用的時鐘信號提供一固定的延遲，并將該時鐘信號與數(shù)據(jù)信號一起發(fā)送給接收器芯片12。在接收器芯片12中，使用從發(fā)送器芯片11發(fā)送的時鐘信號對該數(shù)據(jù)信號進(jìn)行選通，如圖1B所示。
通過考慮各種延遲(例如電路板布線、LSI的內(nèi)部布線以及驅(qū)動器/接收器的延遲)和處理變化，將提供給時鐘信號的固定延遲確定在確保接收器中的觸發(fā)器電路27-i的建立和保存時間的范圍內(nèi)。在原理上，芯片間的布線為相同長度的布線，以減小傳輸路徑的多個通道之間的相位差異。
源同步方法的優(yōu)點(diǎn)在于由于僅需要對時鐘信號進(jìn)行調(diào)整，所以可以相對容易地建立調(diào)整電路。然而，要求由單個時鐘信號進(jìn)行選通的多個數(shù)據(jù)信號之間的相位變化的范圍比所發(fā)送的時鐘信號的一個頻率周期窄。因此，源同步方法具有以下限制(1)在芯片之間的布線應(yīng)該是相等長度的布線。
(2)由單個時鐘信號進(jìn)行選通的數(shù)據(jù)位數(shù)N應(yīng)該相對較小。
(3)即使?jié)M足了條件(1)和(2)，但是由于根據(jù)處理和傳輸劣化的相位變化，數(shù)據(jù)傳輸也可能無法進(jìn)行。
以下各篇文獻(xiàn)涉及并行/串行數(shù)據(jù)傳輸、時鐘信號調(diào)整、時滯調(diào)整(skew adjustment)、時鐘信號生成、定時控制等JP-A-8-102729、JP-A-2000-285144、JP-A-8-044667、JP-A-10-164037、JP-A-2002-044061、JP-A-6-177940、JP-A-8-054955、JP-A-2002-108642、JP-A-2000-134189、JP-A-11-163846、JP-A-5-336091、JP-A-2000-341135、JP-A-2002-223208、JP-A-2003-273852、JP-A-5-225079以及JP-A-5-336210。
在發(fā)送器芯片并行地發(fā)送時鐘信號和并行數(shù)據(jù)信號的上述方法中，在分別由單個位構(gòu)成的多個數(shù)據(jù)信號之間，相對于同一時鐘信號的相位變化的范圍被限制在時鐘信號的一個頻率周期之內(nèi)。因此，難以實(shí)現(xiàn)高的傳輸速率。此外，由于需要降低分別由單個位的數(shù)據(jù)(以下可以將其稱為“一位數(shù)據(jù)信號”)構(gòu)成的多個數(shù)據(jù)信號之間的相位變化，而使限制增加，這些限制包括必須使用相等長度的布線來對這些芯片彼此進(jìn)行連線，使得封裝布線的設(shè)計(jì)變得更加困難。
在不包括發(fā)送時鐘信號的功能，而是僅提供了對接收器芯片中的PLL(鎖相環(huán)路)中產(chǎn)生的本地時鐘的相位進(jìn)行調(diào)整的功能的另一方法中，由于在接收器芯片的PLL中的長時間抖動(jitter)，而使得可能不能滿足確保建立和保持時間的要求。
圖1C表示沒有抖動的理想時鐘信號，以及作為極端示例的具有長時間抖動的時鐘信號。圖1D表示時鐘頻率隨時間的變化。例如，當(dāng)發(fā)送器芯片的PLL的時鐘信號的頻率變得較高，而接收器芯片的時鐘信號的頻率變得較低時，即使對各個本地時鐘進(jìn)行調(diào)整，也可能無法滿足確保建立和保持時間的要求。

發(fā)明內(nèi)容
因此，本發(fā)明的一個目的在于實(shí)現(xiàn)在將多位并行數(shù)據(jù)從發(fā)送器發(fā)送到接收器時的高速數(shù)據(jù)傳輸，同時抑制分別由單個位的數(shù)據(jù)構(gòu)成的多個一位數(shù)據(jù)信號之間的相位變化。
本發(fā)明的另一目的在于，當(dāng)將多位并行數(shù)據(jù)從發(fā)送器發(fā)送到接收器時，確保接收器中的多個一位數(shù)據(jù)信號中的每一個的建立時間和保持時間。
根據(jù)本發(fā)明的一個優(yōu)選方面，數(shù)據(jù)發(fā)送器具有同步信號發(fā)生電路、模式產(chǎn)生電路以及輸出電路，并且將多位并行數(shù)據(jù)發(fā)送給數(shù)據(jù)接收器。根據(jù)本發(fā)明的數(shù)據(jù)接收器具有同步信號發(fā)生電路、模式檢測電路、時鐘調(diào)整電路、數(shù)據(jù)緩沖器電路以及讀取電路，并且接收從數(shù)據(jù)發(fā)送器發(fā)送的并行數(shù)據(jù)。
在數(shù)據(jù)發(fā)送器中，同步信號發(fā)生電路使用基準(zhǔn)信號來產(chǎn)生發(fā)送器同步信號，模式產(chǎn)生電路與發(fā)送器同步信號同步地生成各個一位數(shù)據(jù)信號的訓(xùn)練模式，并且輸出電路將訓(xùn)練模式和并行數(shù)據(jù)的各個位發(fā)送給數(shù)據(jù)接收器。
在數(shù)據(jù)接收器中，同步信號發(fā)生電路使用基準(zhǔn)信號來生成接收器同步信號，并且模式檢測電路檢測該訓(xùn)練模式。時鐘調(diào)整電路通過使用各個一位數(shù)據(jù)信號來調(diào)整第一時鐘信號的相位，對并行數(shù)據(jù)的每一個位生成經(jīng)調(diào)整的時鐘信號，以使得對于各個一位數(shù)據(jù)信號確保了建立時間和保持時間。數(shù)據(jù)緩沖器電路根據(jù)經(jīng)調(diào)整的時鐘信號載入各個一位數(shù)據(jù)信號，并且在時間上連續(xù)地保持預(yù)定數(shù)量的數(shù)據(jù)位，并且當(dāng)檢測到訓(xùn)練模式時初始化數(shù)據(jù)緩沖器電路的存儲位置。讀取電路根據(jù)第二時鐘信號并且與接收器信號同步地選擇按時間順序存儲在數(shù)據(jù)緩沖器電路中的多位數(shù)據(jù)，并且讀出所選擇的數(shù)據(jù)作為并行數(shù)據(jù)。


圖1A是表示傳統(tǒng)的源同步方法的方框圖；圖1B表示在源同步方法中的多個選通點(diǎn)；
圖1C表示長時間的抖動；圖1D表示時鐘頻率的變化；圖2A表示根據(jù)本發(fā)明的數(shù)據(jù)發(fā)送器和數(shù)據(jù)接收器的原理性結(jié)構(gòu)；圖2B表示如何分配基準(zhǔn)信號S1、S2。
圖3表示同步信號發(fā)生電路的結(jié)構(gòu)；圖4是同步信號發(fā)生電路的時序圖；圖5表示在多個芯片之間的同步傳輸；圖6表示多個芯片之間的同步關(guān)系；圖7表示多個芯片之間的抗時滯(deskew)功能的結(jié)構(gòu)；圖8表示模式產(chǎn)生器的結(jié)構(gòu)；圖9表示使用倍頻的芯片間傳輸；圖10是使用倍頻的芯片間傳輸?shù)臅r序圖；圖11表示用于奇偶校驗(yàn)的結(jié)構(gòu)；圖12表示添加了奇偶校驗(yàn)位的傳輸數(shù)據(jù)；圖13表示如何發(fā)送時鐘信號；圖14是輸出電路的示意圖；圖15是速率(rate)選擇信號發(fā)生電路的示意圖；圖16是半分頻(frequency halfdividing)電路的示意圖；圖17是在將傳輸模式設(shè)置為倍速傳輸模式的情況下的時序圖；圖18是在將傳輸模式設(shè)置為等速傳輸模式的情況下的時序圖；圖19是輸入電路的示意圖；圖20表示如何進(jìn)行調(diào)諧；圖21是表示調(diào)諧處理過程的流程圖；圖22表示第一調(diào)諧處理；圖23表示第二調(diào)諧處理；圖24表示校準(zhǔn)(calibration)時序；以及圖25表示用于測試的結(jié)構(gòu)。
具體實(shí)施例方式
將參照附圖對本發(fā)明的優(yōu)選實(shí)施例進(jìn)行詳細(xì)說明。
圖2A表示根據(jù)本發(fā)明的數(shù)據(jù)發(fā)送器和數(shù)據(jù)接收器的原理性結(jié)構(gòu)。
在本發(fā)明的第一方面中，數(shù)據(jù)發(fā)送器101包括同步信號發(fā)生電路111、模式產(chǎn)生電路112以及輸出電路113，并且將多位并行數(shù)據(jù)發(fā)送給數(shù)據(jù)接收器102。數(shù)據(jù)接收器102包括同步信號發(fā)生電路121、模式檢測電路122、時鐘調(diào)整電路123、數(shù)據(jù)緩沖器電路124以及讀取電路125，并且接收從數(shù)據(jù)發(fā)送器101發(fā)送的并行數(shù)據(jù)。
在數(shù)據(jù)發(fā)送器101中，同步信號發(fā)生電路111使用基準(zhǔn)信號來產(chǎn)生發(fā)送器同步信號，模式產(chǎn)生電路112與發(fā)送器同步信號同步地生成用于分別由單個位的數(shù)據(jù)構(gòu)成的各個數(shù)據(jù)信號(可以將其稱為“一位數(shù)據(jù)信號”)的訓(xùn)練模式，并且輸出電路113將訓(xùn)練模式和并行數(shù)據(jù)按位發(fā)送給數(shù)據(jù)接收器102。
在數(shù)據(jù)接收器102中，同步信號發(fā)生電路121使用基準(zhǔn)信號生成接收器同步信號，并且模式檢測電路122檢測訓(xùn)練模式。時鐘調(diào)整電路123通過使用各個一位數(shù)據(jù)信號對第一時鐘信號的相位進(jìn)行調(diào)整，來生成用于并行數(shù)據(jù)的各個位的經(jīng)調(diào)整的時鐘信號，從而對于各個一位數(shù)據(jù)信號確保了建立時間和保持時間。數(shù)據(jù)緩沖器電路124根據(jù)經(jīng)調(diào)整的時鐘信號載入各個一位數(shù)據(jù)信號，并在時間上連續(xù)地保持預(yù)定數(shù)量的數(shù)據(jù)位，并且當(dāng)檢測到訓(xùn)練模式時初始化數(shù)據(jù)緩沖器電路124的存儲器位置。讀取電路125根據(jù)第二時鐘信號并與接收器同步信號同步地選擇按時間順序存儲在數(shù)據(jù)緩沖器電路124中的多位數(shù)據(jù)，并且讀出所選擇的數(shù)據(jù)作為并行數(shù)據(jù)。
根據(jù)數(shù)據(jù)發(fā)送器101和數(shù)據(jù)接收器102，使用了根據(jù)發(fā)送端和接收端共用的基準(zhǔn)信號而生成的多個同步信號，并且與這些同步信號中的一個同步地生成訓(xùn)練模式，以確保數(shù)據(jù)發(fā)送器101和數(shù)據(jù)接收器102之間的邏輯同步。因此，在抑制了多個一位數(shù)據(jù)信號之間的相位變化，而不需要發(fā)送器101和接收器102之間的相等長度的布線的情況下，能夠進(jìn)行高速傳輸。此外，通過使用這些一位數(shù)據(jù)信號來調(diào)整時鐘信號，確保了各個一位數(shù)據(jù)信號的建立時間和保持時間。
在本發(fā)明的第二方面中，第一方面的數(shù)據(jù)接收器102還包括寫入電路126。數(shù)據(jù)緩沖器電路124包括預(yù)定數(shù)量的緩沖器，用于按時間順序保持預(yù)定數(shù)量的數(shù)據(jù)位。寫入電路126保持有表示多個緩沖器中的下一次要存儲數(shù)據(jù)位的一個緩沖器的寫入指針信息，并且將一位數(shù)據(jù)信號輸入由寫入指針信號表示的緩沖器。當(dāng)檢測到訓(xùn)練模式時，模式檢測電路122初始化寫入指針信息。
根據(jù)數(shù)據(jù)接收器102，使用與發(fā)送器同步信號同步生成的訓(xùn)練模式來確定數(shù)據(jù)緩沖器電路124中的寫入位置的初始化定時。由此，確保了發(fā)送器同步信號與寫入數(shù)據(jù)緩沖器電路124的定時之間的邏輯同步。
在本發(fā)明的第三方面中，第一方面的數(shù)據(jù)接收器102的數(shù)據(jù)緩沖器電路124包括預(yù)定數(shù)量的緩沖器，用于按照時間順序保持預(yù)定數(shù)量的數(shù)據(jù)位。讀取電路125保持有表示多個緩沖器中的下一次要從其讀取數(shù)據(jù)位的一個緩沖器的讀取指針信息，并且根據(jù)接收器同步信號來初始化讀取指針信息。
根據(jù)數(shù)據(jù)接收器102，通過接收器同步信號來確定數(shù)據(jù)緩沖器電路124中的讀取位置的初始化定時。因此，確保了接收器同步信號與從數(shù)據(jù)緩沖器電路124進(jìn)行讀取的定時之間的邏輯同步。
例如，數(shù)據(jù)發(fā)送器101和數(shù)據(jù)接收器102與圖2B中所示并稍后描述的芯片211-221中的每一個相對應(yīng)，并且分別與圖7中所示并稍后描述的發(fā)送器芯片701和接收器芯片702相對應(yīng)。同步信號發(fā)生電路111、121例如與圖2B中所示的同步信號發(fā)生電路231-241中的每一個相對應(yīng)。
模式產(chǎn)生電路112、輸出電路113、模式檢測電路122、時鐘調(diào)整電路123、以及數(shù)據(jù)緩沖器電路124例如分別與圖7中所示的模式產(chǎn)生器711、輸出電路714、模式檢測器722、輸入電路721以及環(huán)形緩沖器724相對應(yīng)。讀取電路125例如與圖7中所示的環(huán)形緩沖器724和讀取指針電路725的組合相對應(yīng)，而寫入電路126例如與圖7中所示的環(huán)形緩沖器724和寫入指針電路723的組合相對應(yīng)。
因此，確保了數(shù)據(jù)發(fā)送器和數(shù)據(jù)接收器之間的邏輯同步，而不需要數(shù)據(jù)發(fā)送器和數(shù)據(jù)接收器之間的相等長度的布線，使得在減小并行數(shù)據(jù)的多個一位數(shù)據(jù)信號之間的相位變化的同時，能夠進(jìn)行高速傳輸。此外，在數(shù)據(jù)接收器中確保了用于各個一位數(shù)據(jù)信號的建立時間和保持時間。
根據(jù)本實(shí)施例的發(fā)送器芯片和接收器芯片的主要特性如下(1)在接收器芯片中，根據(jù)一位數(shù)據(jù)信號的變化點(diǎn)生成最佳抽樣點(diǎn)(即，最佳時鐘上升沿)。將基準(zhǔn)信號分配給所有芯片，以執(zhí)行數(shù)據(jù)發(fā)送/接收，并且根據(jù)該基準(zhǔn)信號生成在每n個周期中產(chǎn)生一次H(高)電平的同步信號。使用根據(jù)同步信號生成的訓(xùn)練模式確保發(fā)送器芯片和接收器芯片之間的邏輯同步，以實(shí)現(xiàn)同步傳輸。由此，使得相等長度的布線對于消除多個一位數(shù)據(jù)信號之間的時滯不重要。
(2)將發(fā)送器芯片中的時鐘信號發(fā)送給接收器芯片，該接收器芯片對所接收的時鐘信號進(jìn)行調(diào)整。因此，消除了長時間的抖動對發(fā)送器芯片的PLL和接收器芯片的PLL之間的關(guān)系的影響。
(3)將在進(jìn)行芯片間傳輸?shù)恼{(diào)諧或訓(xùn)練或者進(jìn)行多個芯片之間的數(shù)據(jù)傳輸時使用的訓(xùn)練模式與添加到該訓(xùn)練模式中的奇偶校驗(yàn)位一起進(jìn)行發(fā)送，并且接收器芯片具有用于校驗(yàn)該奇偶校驗(yàn)位的機(jī)制。通過這種方式，可以正確地傳輸訓(xùn)練模式，而不會被錯誤地檢測。
(4)在發(fā)送器芯片的輸出端設(shè)置多路復(fù)用器，同時在接收器芯片中設(shè)置用于對時鐘信號進(jìn)行分頻的功能。這使得能夠以芯片的內(nèi)部時鐘信號的兩倍頻率的速率進(jìn)行傳輸。對于采用倍速傳輸?shù)牟糠?，可以將芯片之間的布線數(shù)量減半，使得能夠減少芯片的端子數(shù)量。因此，由于解決了端子不足的問題，并且增加了能夠在芯片內(nèi)實(shí)現(xiàn)的功能，所以實(shí)現(xiàn)了多功能芯片，并節(jié)約了成本。
(5)當(dāng)僅在調(diào)諧操作過程中進(jìn)行接收器芯片中的時鐘信號的相位調(diào)整時，由于電源電壓和溫度的變化，而使得在調(diào)諧操作終止后，定時可能發(fā)生變化。因此，不僅在調(diào)諧操作過程中，而且在同步傳輸系統(tǒng)的實(shí)際操作過程中，使接收器芯片中的時鐘相位調(diào)整功能保持有效。通過這種方式，可以跟蹤由于系統(tǒng)操作過程中的電源電壓和溫度變化而導(dǎo)致的定時變化。
(6)在芯片間傳輸中，如果對包括在系統(tǒng)中的各個芯片分別執(zhí)行調(diào)諧啟動設(shè)置，則一系列的初始設(shè)置可能會變得過長和過于復(fù)雜。因此，將各個系統(tǒng)中的一個芯片確定為“父”芯片，而其它各個芯片歸屬于該父芯片并且包括序列發(fā)生器，該序列發(fā)生器在啟動該父芯片時對父芯片和該序列發(fā)生器本身之間的接口進(jìn)行調(diào)諧。由此解決了初始設(shè)置序列過長并過于復(fù)雜的問題。
(7)在各個芯片中實(shí)現(xiàn)了用于進(jìn)行檢測的訓(xùn)練模式產(chǎn)生電路。將訓(xùn)練模式產(chǎn)生電路的輸出用作為接收器芯片的時鐘調(diào)整電路的測試信號。通過這種方式，當(dāng)對芯片間傳輸進(jìn)行分析時，能夠與其它元件無關(guān)地對各個芯片執(zhí)行用于確認(rèn)發(fā)送功能和接收功能可以正常操作的測試。
圖2B表示用于向各個芯片分配基準(zhǔn)信號的方法。圖2B中所示的系統(tǒng)包括板201-207。在板201-204上分別安裝有芯片211-214，而在板206和207上分別安裝有芯片220和221。在板205上安裝有芯片215-219。芯片211-221分別具有同步信號發(fā)生電路231-241。將兩種基準(zhǔn)信號(即基準(zhǔn)信號S1和S2)分配給這些芯片的各個同步信號發(fā)生電路。
圖3表示各個同步信號發(fā)生電路的結(jié)構(gòu)，圖4是圖3中所示的同步信號發(fā)生電路中的信號的時序圖。圖3的同步信號發(fā)生電路包括PLL301、移位寄存器302、304、306、AND電路303、305以及FF電路307。移位寄存器302、304和306分別由l級、m級和n級FF電路構(gòu)成。
將基準(zhǔn)信號S1用作為PLL 301的基準(zhǔn)時鐘信號，而基準(zhǔn)信號S2是頻率為基準(zhǔn)信號S1的兩倍的信號。將基準(zhǔn)信號S1作為基準(zhǔn)時鐘信號，PLL 301生成時鐘信號Clock(VCO)和步長信號(pace signal)。該步長信號與該基準(zhǔn)時鐘信號具有相同的頻率。
為了檢測步長信號的微分，移位寄存器302使用時鐘信號Clock(VCO)將步長信號移位l級，并且AND電路303將在步長信號的移位期間FF電路的輸出和在移位末期FF電路的輸出的邏輯乘積作為信號X1輸出。移位寄存器306使用時鐘信號Clock(VCO)，將作為異步信號的基準(zhǔn)信號S2移位n級，以使基準(zhǔn)信號S2同步，并且將經(jīng)移位的基準(zhǔn)信號S2輸出為信號X3。
移位寄存器304使用時鐘信號Clock(VCO)將信號X1移位m級，以便以信號X3的“H”(高)電平周期為中心對信號X1的脈沖進(jìn)行移位，并且將由此進(jìn)行了移位的信號X1輸出為信號X2。AND電路305輸出信號X2和X3的邏輯積，作為信號X4。FF電路307根據(jù)時鐘信號Clock(VCO)對信號X4進(jìn)行鎖存，然后將其輸出為這些芯片共用的同步信號。
與在生成同步信號時使用的時鐘信號Clock(VCO)同步的同步信號保持有基準(zhǔn)信號S1和S2的定時，并且在時鐘信號Clock(VCO)的每n個周期上升到“H”電平一次。在圖4的示例中，n為16。
通過參照圖5和圖6對多個芯片之間的傳輸進(jìn)行說明。所要達(dá)到的目的是實(shí)現(xiàn)多個芯片之間的同步關(guān)系，即，從多個芯片到單個芯片以及從單個芯片到多個芯片的傳輸中的同步關(guān)系，以及實(shí)現(xiàn)以這些芯片的倍頻進(jìn)行芯片間傳輸。
圖5表示用于從多個發(fā)送器芯片A、...、A′到接收器芯片B以這些芯片的兩倍速率傳輸數(shù)據(jù)的結(jié)構(gòu)。發(fā)送器芯片A具有輸出電路501-i(i＝1、2、....、p)，而發(fā)送器芯片A′具有輸出電路502-i(i＝1、2、...、p)。接收器芯片B具有輸入電路503-i、504-i，環(huán)形緩沖器505-i、506-i(i＝1、2、...、p)、以及讀取指針電路507。
輸出電路501-i和502-i中的每一個通過時分多路復(fù)用將兩位的并行數(shù)據(jù)輸出給構(gòu)成傳輸路徑的多條信號線中的對應(yīng)的一條信號線。輸入電路503-i和504-i分別將來自各條信號線的數(shù)據(jù)輸入傳送給環(huán)形緩沖器505-i和506-i中的對應(yīng)的多個環(huán)形緩沖器。
環(huán)形緩沖器505-i和506-i中的每一個都由多個緩沖器或者多級構(gòu)成，并且在時間上連續(xù)地保持這些級的數(shù)量的數(shù)據(jù)位。如上所述，環(huán)形緩沖器的級數(shù)與其中產(chǎn)生一次“H”電平的同步信號的頻率的周期數(shù)n一致。
各個環(huán)形緩沖器將新接收的數(shù)據(jù)位的值載入其多個緩沖器或者多個級中的一個(其由寫入指針(WP)的值來指定)。其它緩沖器保持已經(jīng)存儲在其中的各個值。寫入指針的值表示要在下一時鐘定時進(jìn)行寫入的緩沖器，并且周期性地改變?yōu)榄h(huán)形緩沖器的所有級的相應(yīng)值。
讀取指針電路507分別將表示環(huán)形緩沖器505-i和506-i的要在下一時鐘定時從其讀出數(shù)據(jù)位的各個緩沖器或者各個級的值保持為讀取指針(RP)。通過同步信號將各個讀取指針初始化為觸發(fā)器，并且與寫入指針的情況相似，將各個讀取指針的值周期性地改變?yōu)閷?yīng)的環(huán)形緩沖器的所有緩沖器或者所有級的相應(yīng)值。與寫入無關(guān)地從該緩沖器或者該級進(jìn)行讀取，以在各個環(huán)形緩沖器505-i和506-i中選擇由讀取指針表示的緩沖器或級中的數(shù)據(jù)，并且一次性地全部讀出該數(shù)據(jù)。同時讀取存儲在各個環(huán)形緩沖器的相鄰的兩級中的兩位數(shù)據(jù)。
可以認(rèn)為，當(dāng)從接收器芯片B的環(huán)形緩沖器505-i讀取在特定時間從發(fā)送器芯片A發(fā)送并且通傳輸路徑由接收器芯片B接收的數(shù)據(jù)A1、A2、...、Am、An，同時從接收器芯片B的環(huán)形緩沖器506-i讀取從發(fā)送器芯片A′發(fā)送的數(shù)據(jù)A′1、A′2、...、A′m、A′n時，在芯片A、...、A′和芯片B之間實(shí)現(xiàn)了同步。
圖6示意性地表示了在芯片之間建立了同步之前的數(shù)據(jù)狀態(tài)。圖6左側(cè)的圖“輸入電路的輸出”表示作為輸入電路503-i、504-i中對時鐘信號的相位調(diào)整的結(jié)果的狀態(tài)，各個一位數(shù)據(jù)信號的相位不同步。圖6中間的圖“環(huán)形緩沖器寫入”表示將來自芯片A和A′的數(shù)據(jù)分別寫入芯片B的環(huán)形緩沖器505-i和506-i的狀態(tài)。此時，還沒有建立芯片間同步。
圖6右側(cè)的圖“環(huán)形緩沖器讀取”表示在由同步信號提供的觸發(fā)器定時來讀取分別寫入環(huán)形緩沖器505-i和506-i的數(shù)據(jù)，并且由此建立芯片間同步的狀態(tài)。
圖7表示使用環(huán)形緩沖器的芯片間抗時滯的結(jié)構(gòu)。發(fā)送器芯片701具有模式產(chǎn)生器711、選擇電路712、713以及輸出電路714，而接收器芯片702具有輸入電路721、模式檢測器722、寫入指針電路723、環(huán)形緩沖器724以及讀取指針電路725。發(fā)送器芯片701和接收器芯片702的組件與圖2B所示的各個芯片的全部組件的一部分相對應(yīng)，并且實(shí)際上所有芯片中的每一個都包括發(fā)送器芯片和接收器芯片的組件。
發(fā)送器芯片701的模式產(chǎn)生器711通過將圖3和圖4中所示的同步信號作為觸發(fā)信號(trigger)來生成訓(xùn)練模式。選擇電路712、713中的每一個根據(jù)數(shù)據(jù)切換信號來選擇常規(guī)數(shù)據(jù)信號或者模式產(chǎn)生器711的輸出信號，并且輸出所選擇的信號。輸出電路714具有用于提高所發(fā)送數(shù)據(jù)的驅(qū)動力的功能。
接收器芯片702的輸入電路721具有用于對時鐘信號的相位進(jìn)行調(diào)整，并且輸出經(jīng)調(diào)整的時鐘信號和所接收的數(shù)據(jù)信號的功能。模式檢測器722從所接收的數(shù)據(jù)信號序列中檢測訓(xùn)練模式，并且輸出用于初始化寫入指針的清零信號。寫入指針電路723和讀取指針電路725分別保持上述寫入指針和讀取指針。環(huán)形緩沖器724將從輸入電路721輸出的數(shù)據(jù)信號存儲到由寫入指針指定的緩沖器或者級中，并且從由讀取指針指定的緩沖器或者級輸出數(shù)據(jù)。
通過發(fā)送器芯片701和接收器芯片702的以下操作，消除了數(shù)據(jù)信號之間的時滯，并且建立了芯片間同步(1)根據(jù)發(fā)送器芯片701的同步信號生成訓(xùn)練模式。
(2)在接收器芯片702中，模式檢測器722在由輸入電路721進(jìn)行相位調(diào)整后檢測訓(xùn)練模式，以確定通過清零信號對寫入指針電路723的寫入指針進(jìn)行初始化的定時。在檢測到訓(xùn)練模式之后，屏蔽清零信號。
(3)通過接收器芯片702的同步信號來確定用于對讀取指針進(jìn)行初始化的定時。
(4)根據(jù)寫入指針和讀取指針來執(zhí)行環(huán)形緩沖器724的寫入/讀取。寫入指針和讀取指針的初始值根據(jù)設(shè)定而不同。
在發(fā)送器芯片701中，在由輸入電路721進(jìn)行的相位調(diào)整過程中，或者在時滯調(diào)整過程中，選擇電路712、713將模式產(chǎn)生器711的輸出提供給輸出電路714。通過將同步信號作為觸發(fā)信號來生成在時滯調(diào)整中使用的訓(xùn)練模式，并且該訓(xùn)練模式可以是具有預(yù)定周期的重復(fù)模式。
圖8是圖7中所示的模式產(chǎn)生器的結(jié)構(gòu)。圖8中所示的模式產(chǎn)生器711包括計(jì)數(shù)器801、解碼器802、選擇電路803、OR電路804以及FF電路805。在同步信號為“L”(低)電平時，計(jì)數(shù)器801進(jìn)行其計(jì)數(shù)操作以輸出計(jì)數(shù)器值，而在同步信號上升為“H”電平時將計(jì)數(shù)器值清零。
解碼器802對來自計(jì)數(shù)器801的計(jì)數(shù)器值進(jìn)行解碼，并且輸出用于相位調(diào)整的訓(xùn)練模式(即，相位調(diào)整模式)以及用于時滯調(diào)整的另一訓(xùn)練模式(即，時滯調(diào)整模式)。選擇電路803根據(jù)模式選擇信號來選擇相位調(diào)整模式或者時滯調(diào)整模式，并且輸出所選擇的模式。OR電路804輸出來自選擇電路803的輸出和終止模式選擇信號的邏輯和，并且FF電路805鎖存OR電路804的輸出，以將其輸出為輸出模式。
圖9表示用于以這些芯片的倍頻進(jìn)行芯片間傳輸?shù)慕Y(jié)構(gòu)，圖10是根據(jù)該結(jié)構(gòu)的芯片間傳輸?shù)臅r序圖。
圖7中所示的發(fā)送器芯片701的輸出電路714包括多路復(fù)用器901和FF電路902，并且通過速率為該芯片的時鐘信號的兩倍的時鐘信號(即，內(nèi)部時鐘信號)對該芯片中的相鄰的兩個一位數(shù)據(jù)信號進(jìn)行多路復(fù)用，并且將經(jīng)多路復(fù)用的信號輸出到傳輸路徑。以下可以將兩倍速率的時鐘信號稱為“倍頻時鐘信號”。接收器芯片702的輸入電路721對頻率為接收器芯片702的內(nèi)部時鐘信號的兩倍的時鐘信號的相位進(jìn)行調(diào)整，并且輸出經(jīng)調(diào)整的倍頻時鐘信號。通過這種方式，在從輸出電路714輸出的時刻與寫入環(huán)形緩沖器724的時刻之間以兩倍速率傳輸多個數(shù)據(jù)位。
讀取指針電路725根據(jù)內(nèi)部時鐘信號來更新讀取指針，并且從由讀取指針指定的環(huán)形緩沖器724的兩個緩沖器或者兩級中同時讀取兩個數(shù)據(jù)位。通過這種方式，實(shí)現(xiàn)了以這些芯片的倍頻進(jìn)行的芯片間傳輸。
在本實(shí)施例中，倍頻時鐘信號與圖3中的時鐘信號Clock(VCO)相對應(yīng)，并且例如通過對芯片的倍頻時鐘信號進(jìn)行分頻，來生成內(nèi)部時鐘信號。
圖11表示通過向訓(xùn)練模式添加奇偶校驗(yàn)位來發(fā)送訓(xùn)練模式，以執(zhí)行奇偶校驗(yàn)的結(jié)構(gòu)。在該實(shí)施例中，奇偶校驗(yàn)位產(chǎn)生電路包括在發(fā)送器芯片701的輸出電路714中，而奇偶校驗(yàn)檢測電路1101包括在接收器芯片702中。
如圖12所示，在調(diào)諧過程中，發(fā)送器芯片701的奇偶校驗(yàn)位產(chǎn)生電路將單個位的奇偶校驗(yàn)位添加到預(yù)定位數(shù)的串行數(shù)據(jù)中。接收器芯片702的奇偶校驗(yàn)檢測電路1101從所接收的數(shù)據(jù)信號序列中檢測奇偶校驗(yàn)位，以執(zhí)行奇偶校驗(yàn)。由此，可以逐條線地確定通過各條信號線傳輸?shù)臄?shù)據(jù)位的完整性。
圖13表示用于將時鐘信號從發(fā)送器芯片701發(fā)送到接收器芯片702的結(jié)構(gòu)。在該實(shí)施例中，發(fā)送器芯片701具有時鐘驅(qū)動器專用電路1302，而接收器芯片702具有時鐘接收器專用電路1312。時鐘驅(qū)動器專用電路1302將從PLL 1301輸出的倍頻時鐘信號作為源時鐘信號發(fā)送給接收器芯片702，并且時鐘接收器專用電路1312將所接收的源時鐘信號傳送給輸入電路721。
輸入電路721根據(jù)時鐘選擇信號CLKSEL將從PLL 1311輸出的源時鐘信號或者倍頻時鐘信號作為進(jìn)行相位調(diào)整的對象。選擇源時鐘信號而不是來自PLL 1311的時鐘信號的優(yōu)點(diǎn)如下—使由于剛打開電源之后的電壓和溫度變化而導(dǎo)致的相位變化減小。
—減小了PLL的長時間抖動的影響。
圖14表示輸出電路714的結(jié)構(gòu)，該結(jié)構(gòu)包括速率選擇信號發(fā)生電路1401、半分頻電路1402、選擇電路1403、OR電路1404、1410、FF電路1405、1406、1414、1415、1416、AND電路1407、1408、1409、同或電路1411、異或電路1412、NAND電路1413以及緩沖器1417、1418和1419。
在這些元件中，速率選擇信號發(fā)生電路1401、半分頻電路1402、選擇電路1403、OR電路1404、1410、FF電路1405、1406以及AND電路1407、1408、1409協(xié)作，以根據(jù)模式設(shè)定信號來切換傳輸模式。即，當(dāng)模式設(shè)定信號為“H”電平時，選擇等速傳輸模式，而當(dāng)模式設(shè)定信號為“L”電平時，選擇倍速傳輸模式。
當(dāng)建立了等速傳輸模式時，通過對各個一位數(shù)據(jù)信號提供的單輸出電路714和單輸入電路721，來執(zhí)行以倍頻時鐘信號的一半頻率進(jìn)行的數(shù)據(jù)傳輸。以單個位為單位從環(huán)形緩沖器724讀取數(shù)據(jù)。
如圖15所示，速率選擇信號發(fā)生電路1401包括FF電路1501、1503、AND電路1502和反相器1504，并且根據(jù)同步信號和倍頻時鐘信號來生成速率選擇信號。如圖16所示，半分頻電路1402包括AND電路1601、FF電路1602、反相器1603，并且通過對倍頻時鐘信號進(jìn)行分頻來生成頻率為倍頻時鐘信號的一半的等頻(equal frequency)時鐘信號。
當(dāng)模式設(shè)定信號為“H”電平時，選擇電路1403選擇并輸出從半分頻電路1402輸出的時鐘信號，而當(dāng)模式設(shè)定信號為“L”電平時，選擇并輸出倍頻時鐘信號。將從選擇電路1403輸出的時鐘信號輸入到FF電路1405、1406、1414、1415、1416的各個時鐘端子。
OR電路1404將速率選擇信號發(fā)生電路1401的輸出和選擇電路1403的輸出的邏輯和作為輸入數(shù)據(jù)鎖存控制信號輸出給FF電路1405、1406。AND電路1407將模式設(shè)定信號的邏輯非和速率選擇信號發(fā)生電路1401的邏輯積作為路徑選擇信號輸出給AND電路1408、1409。
FF電路1405、1406根據(jù)來自O(shè)R電路1404的輸入數(shù)據(jù)鎖存控制信號分別鎖存從數(shù)據(jù)輸入端子A和B輸入的數(shù)據(jù)信號，并且根據(jù)來自選擇電路1403的時鐘信號來輸出該數(shù)據(jù)信號。AND電路1408、1409和OR電路1410一起用作為路徑選擇電路，并且當(dāng)來自AND電路1407的路徑選擇信號為“L”電平時，選擇和輸出來自FF電路1405的數(shù)據(jù)信號，而當(dāng)路徑選擇信號為“H”電平時，選擇并輸出來自FF電路1406的數(shù)據(jù)信號。
同或電路1411、異或電路1412、NAND電路1413、FF電路1414、1415、1416以及緩沖器1417、1418、1419進(jìn)行協(xié)作，以執(zhí)行用于加強(qiáng)輸出數(shù)據(jù)信號的邊沿的峰化操作。
圖17和18分別是建立了倍速傳輸模式和等速傳輸模式的情況下的時序圖。
在倍速傳輸模式下，將從速率選擇信號發(fā)生電路1401輸出的速率選擇信號用作為輸入數(shù)據(jù)鎖存控制信號，以及用作為路徑選擇信號，而不需要進(jìn)行處理。在這種模式下，速率選擇信號發(fā)生電路1401中的FF電路1501將同步信號移位一個周期，并且與經(jīng)移位的同步信號的下降沿同步地將速率選擇信號清零為“L”電平(1701)，如圖17所示。此后，該速率選擇信號反相，或者以倍頻時鐘信號的頻率對該速率選擇信號進(jìn)行切換(toggle)。在輸入第一同步信號之前，速率選擇信號的狀態(tài)(即，“H”或“L”)是未知的(1702)。
FF電路1405、1406與輸入數(shù)據(jù)鎖存控制信號的下降沿同步地分別鎖存(1703-1706)來自數(shù)據(jù)輸入端子A、B的數(shù)據(jù)信號。路徑選擇電路與路徑選擇信號的下降沿同步地選擇(1707)來自FF電路1405的數(shù)據(jù)信號，并且與路徑選擇信號的上升沿同步地選擇來自FF電路1406的數(shù)據(jù)信號。
另一方面，在等速傳輸模式下，不采用從速率選擇信號發(fā)生電路1401輸出的速率選擇信號，而是將輸入數(shù)據(jù)鎖存控制信號固定為“H”電平，同時將路徑選擇信號固定為“L”電平。在這種模式下，與同步信號的下降沿同步地將從半分頻電路1402輸出的時鐘信號清零為“L”電平(1801)，并且使該時鐘信號反相，或者以倍頻時鐘信號的頻率對該時鐘信號進(jìn)行切換，如圖18所示。
FF電路1405、1406根據(jù)該時鐘信號分別鎖存來自數(shù)據(jù)輸入端子A、B的數(shù)據(jù)信號，并且路徑選擇電路根據(jù)路徑選擇信號固定地選擇來自FF電路1405的數(shù)據(jù)信號。
圖19表示輸入電路721的結(jié)構(gòu)，其具有選擇電路1901、分頻電路1902、相位調(diào)整電路1903、上/下計(jì)數(shù)器1904、選通信號發(fā)生電路1905、相位檢測器1906、分頻電路1907、斬波器電路1908以及鎖存電路1909。輸入電路721在數(shù)據(jù)信號的變化點(diǎn)處檢測輸入時鐘信號的電平(“H”或“L”)，并且對時鐘信號的相位進(jìn)行調(diào)整，以使得可以在確保建立時間和保持時間的適當(dāng)定時接收數(shù)據(jù)。
選通信號發(fā)生電路1905檢測數(shù)據(jù)信號的變化點(diǎn)。相位檢測器1906在數(shù)據(jù)信號的變化點(diǎn)處接收經(jīng)調(diào)整的時鐘信號，以檢測時鐘信號的電平，并且輸出指定上/下計(jì)數(shù)器1904的計(jì)數(shù)方向或移位方向的控制信號。
分頻電路1907根據(jù)數(shù)據(jù)信號的變化點(diǎn)生成上/下計(jì)數(shù)器1904的移位時鐘信號。通過信號DIV[1:0]設(shè)定分頻電路1907的分頻比。上/下計(jì)數(shù)器1904根據(jù)來自分頻電路1907的移位時鐘信號，以由相位檢測器1906指定的計(jì)數(shù)方向進(jìn)行其計(jì)數(shù)操作。
當(dāng)時鐘選擇信號CLKSEL為“H”電平時，選擇電路1901將從發(fā)送器芯片701接收的源時鐘信號選擇為調(diào)整對象，而當(dāng)信號CLKSEL為“L”電平時，將從PLL 1311輸出的倍頻時鐘信號選擇為調(diào)整對象。當(dāng)模式設(shè)定信號為“H”電平時(即，當(dāng)建立了等速傳輸模式時)，半分頻電路1902對來自選擇電路1901的時鐘信號進(jìn)行分頻，以生成頻率為來自選擇電路1901的時鐘信號的一半的等頻時鐘信號。另一方面，當(dāng)模式設(shè)定信號為“L”電平時(即，當(dāng)建立了倍速傳輸模式時)，半分頻電路1902輸出來自選擇電路1901的時鐘信號，而不對該時鐘信號進(jìn)行處理。
相位調(diào)整電路1903參照上/下計(jì)數(shù)器1904的狀態(tài)，并且提早或延遲從半分頻電路1902輸出的時鐘信號的相位。將由相位調(diào)整電路1903進(jìn)行了調(diào)整的時鐘信號作為經(jīng)調(diào)整的時鐘信號從輸入電路721輸出，并且輸入到斬波電路1908。鎖存電路1909根據(jù)來自斬波電路1908的時鐘信號鎖存并輸出數(shù)據(jù)信號。在本實(shí)施例中，將斬波電路1908和鎖存電路1909的組合用于抑制單元延遲(cell delay)。然而，也可以采用FF電路而不是該組合。
圖20表示使用訓(xùn)練模式進(jìn)行調(diào)諧的結(jié)構(gòu)。圖21是表示根據(jù)該結(jié)構(gòu)的調(diào)諧處理的流程圖。圖20中的發(fā)送器芯片701和接收器芯片702分別具有寄存器2001、2002。
以兩級(即相位調(diào)整和時滯調(diào)整)來進(jìn)行調(diào)諧，并且根據(jù)所關(guān)注的調(diào)整類型對為進(jìn)行調(diào)整而發(fā)送的訓(xùn)練模式進(jìn)行區(qū)分。通過輸出相位調(diào)整模式的發(fā)送器芯片701的模式產(chǎn)生器711對調(diào)諧進(jìn)行初始化，并且輸出電路714將該模式發(fā)送給接收器芯片702(步驟2101)。例如，在調(diào)諧之前發(fā)送“a 11‘0’”，而在相位調(diào)整過程中發(fā)送“11101000”的重復(fù)模式(該重復(fù)模式為相位調(diào)整模式)。接收器芯片702的輸入電路721根據(jù)所接收的相位調(diào)整模式的數(shù)據(jù)信號對時鐘信號的相位進(jìn)行調(diào)整(步驟2102)。
在發(fā)送相位調(diào)整模式之后，在經(jīng)過預(yù)定時間段ΔT1后(步驟2103)，將由模式產(chǎn)生器711生成的模式從相位調(diào)整模式切換為時滯調(diào)整模式(步驟2104)。例如，發(fā)送“10011101”作為時滯調(diào)整模式。接收器芯片702中的模式檢測器722在檢測到時滯調(diào)整模式時，初始化環(huán)形緩沖器的寫入指針(步驟2105)。
在發(fā)送時滯調(diào)整模式之后，在經(jīng)過預(yù)定時間段ΔT2后(步驟2106)，模式產(chǎn)生器711輸出終止模式，并將發(fā)送完成的通知寫入寄存器2001(步驟2107)。此時，圖8中所示的終止模式選擇信號的電平變?yōu)椤癏”，并且發(fā)送終止模式“a 11‘1’”。在發(fā)送終止模式時，發(fā)送器芯片701將發(fā)送數(shù)據(jù)切換為常規(guī)數(shù)據(jù)。接收器芯片702的模式檢測器722在檢測到終止模式時(步驟2108)，將接收完成的通知寫入寄存器2002(步驟2109)。
可以使圖21的處理流程的執(zhí)行與系統(tǒng)構(gòu)成或者接口無關(guān)，并且可以在步驟2104的時滯調(diào)整模式的傳輸之后繼續(xù)進(jìn)行相位調(diào)整。通過清除寫入寄存器2001、2002的發(fā)送/接收完成通知，使得可以再次進(jìn)行調(diào)諧。
在接收器芯片702中，在檢測到終止模式時，可以向輸入電路721發(fā)出中止相位調(diào)整的指令。當(dāng)發(fā)出該指令時，將用于設(shè)置定時操作的調(diào)諧選擇信號輸入到模式檢測器722。
在根據(jù)調(diào)諧選擇信號設(shè)定了僅在調(diào)諧過程中執(zhí)行相位調(diào)整的模式的情況下，模式檢測器722在檢測到終止模式時將中止相位調(diào)整的指令輸出給輸入電路721，以停止相位調(diào)整，如圖22所示。
在根據(jù)調(diào)諧選擇信號設(shè)定了始終進(jìn)行相位調(diào)整的另一模式的情況下，模式檢測器722將始終執(zhí)行相位調(diào)整的指令輸出給輸入電路721，以便即使在檢測到終止模式時也不停止相位調(diào)整，如圖23所示，并由此在接收常規(guī)數(shù)據(jù)時繼續(xù)進(jìn)行相位調(diào)整。
圖24表示在執(zhí)行圖2B所示系統(tǒng)的多個芯片之間的調(diào)諧或校準(zhǔn)所依據(jù)的順序，其中芯片215是父芯片。當(dāng)指示芯片215啟動時，根據(jù)圖21的過程發(fā)送訓(xùn)練模式。各個芯片自動確定是否完成發(fā)送/接收，并執(zhí)行下一步驟的處理。在本實(shí)施例中，以(1)-(4)的順序進(jìn)行調(diào)諧。
圖25表示用于測試接收器芯片702的輸入電路721的結(jié)構(gòu)，該接收器芯片702包括p個輸入電路721-i，用于接收p位并行數(shù)據(jù)；p個模式檢測器722-i(i＝1、2、...、p)；以及模式產(chǎn)生器2501，用于生成用于測試的訓(xùn)練模式(或者“測試模式”)。模式產(chǎn)生器2501的輸出與用于對各個輸入電路721-i進(jìn)行測試的輸入端子相連。
輸入電路721-i使用測試模式而不是從發(fā)送器芯片701發(fā)送的相位調(diào)整模式來執(zhí)行相位調(diào)整，并且根據(jù)經(jīng)調(diào)整的時鐘信號來輸出測試模式的數(shù)據(jù)信號序列。模式檢測器722-i從所輸出的數(shù)據(jù)信號序列中檢測測試模式，以對輸入電路721-i的相位調(diào)整功能進(jìn)行測試。逐位對測試結(jié)果進(jìn)行判斷。當(dāng)檢測到測試模式時，輸出“確定”。當(dāng)在已經(jīng)檢測到一次之后沒有檢測到測試模式時，或者當(dāng)根本沒有檢測到測試模式時，輸出“NG”。
權(quán)利要求
1.一種數(shù)據(jù)發(fā)送器，用于將多位并行數(shù)據(jù)發(fā)送給接收器，該數(shù)據(jù)發(fā)送器包括同步信號發(fā)生電路，其使用基準(zhǔn)信號來生成發(fā)送器同步信號；模式產(chǎn)生電路，其與所述發(fā)送器同步信號同步地生成用于所述并行數(shù)據(jù)的各個位的訓(xùn)練模式；以及輸出電路，其將所述訓(xùn)練模式和所述并行數(shù)據(jù)逐位地發(fā)送給所述接收器，其中使用所述基準(zhǔn)信號來生成接收器同步信號，當(dāng)檢測到所述訓(xùn)練模式后，初始化數(shù)據(jù)緩沖器電路的存儲器位置，通過使用分別由并行數(shù)據(jù)的單個位構(gòu)成的多個一位數(shù)據(jù)信號中的每一個對第一時鐘信號的相位進(jìn)行調(diào)整，來生成用于所述并行數(shù)據(jù)的每一位的經(jīng)調(diào)整的時鐘信號，以使得對于每一個一位數(shù)據(jù)信號確保建立時間和保持時間，根據(jù)經(jīng)調(diào)整的時鐘信號將每一個一位數(shù)據(jù)信號載入所述數(shù)據(jù)緩沖器電路，將在時間上連續(xù)的預(yù)定位數(shù)的數(shù)據(jù)保存在數(shù)據(jù)緩沖電路中，并且根據(jù)第二時鐘信號并與所述接收器同步信號同步地按時間順序來選擇存儲在所述數(shù)據(jù)緩沖器電路中的多位數(shù)據(jù)，并讀取該多位數(shù)據(jù)作為并行數(shù)據(jù)。
2.根據(jù)權(quán)利要求1所述的數(shù)據(jù)發(fā)送器，其中所述輸出電路包括選擇電路，其選擇頻率與所述第二時鐘信號相同的等頻時鐘信號，或者頻率為所述第二時鐘信號的兩倍的倍頻時鐘信號，并且當(dāng)選擇了等頻時鐘信號時，使用所選擇的等頻時鐘信號來發(fā)送所述并行數(shù)據(jù)，而當(dāng)選擇了倍頻時鐘信號時，使用所選擇的倍頻時鐘信號，通過時分多路復(fù)用以兩個位來發(fā)送所述并行數(shù)據(jù)。
3.根據(jù)權(quán)利要求1所述的數(shù)據(jù)發(fā)送器，其中所述模式產(chǎn)生電路通過將所述訓(xùn)練模式分成相位調(diào)整模式、時滯調(diào)整模式、以及終止模式來輸出所述訓(xùn)練模式。
4.一種數(shù)據(jù)接收器，用于接收從發(fā)送器發(fā)送的多位并行數(shù)據(jù)，該數(shù)據(jù)接收器包括同步信號發(fā)生電路，其使用基準(zhǔn)信號來生成接收器同步信號；模式檢測電路，其檢測與發(fā)送器同步信號同步發(fā)送的訓(xùn)練模式，該發(fā)送器同步信號是使用所述基準(zhǔn)信號由所述發(fā)送器產(chǎn)生的；時鐘調(diào)整電路，其通過使用分別由所述并行數(shù)據(jù)的單個位構(gòu)成的多個一位數(shù)據(jù)信號中的每一個對第一時鐘信號的相位進(jìn)行調(diào)整，來生成用于所述并行數(shù)據(jù)的各個位的經(jīng)調(diào)整的時鐘信號，以使得對于每一個一位數(shù)據(jù)信號確保建立時間和保持時間；數(shù)據(jù)緩沖器電路，其根據(jù)所述經(jīng)調(diào)整的時鐘信號來載入各個一位數(shù)據(jù)信號，并且保存在時間上連續(xù)的預(yù)定位數(shù)的數(shù)據(jù)，并且在檢測到所述訓(xùn)練模式時，初始化其存儲器位置；以及讀取電路，其根據(jù)第二時鐘信號并與所述接收器同步信號同步地來選擇按時間順序存儲在所述數(shù)據(jù)緩沖器電路中的多位數(shù)據(jù)，并且讀取所選擇的數(shù)據(jù)作為并行數(shù)據(jù)。
5.根據(jù)權(quán)利要求4所述的數(shù)據(jù)接收器，還包括寫入電路，并且其中所述數(shù)據(jù)緩沖器電路包括與所述預(yù)定數(shù)量的數(shù)據(jù)位相同數(shù)目的緩沖器，用于按時間順序保存所述多個數(shù)據(jù)位，其中所述寫入電路保存寫入指針信息，該寫入指針信息表示所述多個緩沖器中的下一次要存儲數(shù)據(jù)位的一個緩沖器，并且所述寫入電路將下一個一位數(shù)據(jù)信號輸入到由所述寫入指針信息表示的所述緩沖器中，并且所述模式檢測電路在檢測到訓(xùn)練模式時初始化所述寫入指針信息。
6.根據(jù)權(quán)利要求4所述的數(shù)據(jù)接收器，其中所述數(shù)據(jù)緩沖器電路包括與所述預(yù)定數(shù)量的數(shù)據(jù)位相同數(shù)量的緩沖器，用于按時間順序保存所述多個數(shù)據(jù)位，并且所述讀取電路保存讀取指針信息，所述讀取指針信息表示所述多個緩沖器中的下一次要從其讀取數(shù)據(jù)位的一個緩沖器，并且所述讀取電路根據(jù)所述接收器同步信號初始化所述讀取指針信息。
7.根據(jù)權(quán)利要求4所述的數(shù)據(jù)接收器，其中所述數(shù)據(jù)緩沖器電路包括n個緩沖器，用于按時間順序保存預(yù)定數(shù)量的數(shù)據(jù)位，并且所述發(fā)送器同步信號和所述接收器同步信號中的每一個每n個周期上升為高電平一次。
8.根據(jù)權(quán)利要求4所述的數(shù)據(jù)接收器，還包括時鐘發(fā)生電路，其生成時鐘信號；以及選擇電路，其選擇由所述時鐘發(fā)生電路生成的所述時鐘信號或從所述發(fā)送器發(fā)送的源時鐘信號，作為所述第一時鐘信號。
9.根據(jù)權(quán)利要求4所述的數(shù)據(jù)接收器，還包括奇偶校驗(yàn)檢測電路，其在將奇偶校驗(yàn)位添加到訓(xùn)練模式的數(shù)據(jù)信號序列中時，從所接收的數(shù)據(jù)信號序列中檢測該奇偶校驗(yàn)位，以執(zhí)行奇偶校驗(yàn)。
10.根據(jù)權(quán)利要求4所述的數(shù)據(jù)接收器，其中所述時鐘調(diào)整電路包括分頻電路，其在使用頻率與所述第二時鐘信號相同的時鐘信號發(fā)送并行數(shù)據(jù)，并且所述第一時鐘信號的頻率為所述第二時鐘信號的兩倍時，通過對所述第一時鐘信號進(jìn)行分頻，來生成頻率為所述第一時鐘信號的一半的時鐘信號，并且該分頻電路在通過時分多路復(fù)用以兩位發(fā)送所述并行數(shù)據(jù)時，通過使用頻率為所述第二時鐘信號的兩倍的時鐘信號來輸出所述第一時鐘信號，而不對所述第一時鐘信號進(jìn)行處理，所述時鐘調(diào)整電路調(diào)整從該分頻電路輸出的時鐘信號的相位。
11.根據(jù)權(quán)利要求4所述的數(shù)據(jù)接收器，其中當(dāng)設(shè)置了僅在調(diào)諧操作過程中執(zhí)行所述相位調(diào)整的第一模式時，在所檢測到的訓(xùn)練模式為終止模式的情況下，所述模式檢測電路將指示中止所述相位調(diào)整的信號輸出給所述時鐘調(diào)整電路，而當(dāng)設(shè)置了持續(xù)進(jìn)行所述相位調(diào)整的第二模式時，即使所檢測到的訓(xùn)練模式為終止模式，所述模式檢測電路也將指示繼續(xù)進(jìn)行相位調(diào)整的信號輸出給所述時鐘調(diào)整電路。
12.根據(jù)權(quán)利要求4所述的數(shù)據(jù)接收器，還包括模式產(chǎn)生電路，其生成用于測試的訓(xùn)練模式，并且其中，當(dāng)所述時鐘調(diào)整電路使用所述用于測試的訓(xùn)練模式來調(diào)整所述第一時鐘信號的相位時，所述模式檢測電路從根據(jù)所述經(jīng)調(diào)整的時鐘信號發(fā)送的數(shù)據(jù)信號序列中檢測所述用于測試的訓(xùn)練模式，以測試所述時鐘調(diào)整電路的相位調(diào)整功能。
13.一種包括多個數(shù)據(jù)發(fā)送器-接收器的系統(tǒng)，該多個數(shù)據(jù)發(fā)送器-接收器相互發(fā)送/接收多位并行數(shù)據(jù)，該多個數(shù)據(jù)發(fā)送器-接收器中的每一個包括同步信號發(fā)生電路，其通過使用分配給所述多個數(shù)據(jù)接收器-發(fā)送器的基準(zhǔn)信號來生成同步信號；模式產(chǎn)生電路，其與所述同步信號同步地生成用于所述并行數(shù)據(jù)的各個位的訓(xùn)練模式；輸出電路，其將所述訓(xùn)練模式和所述并行數(shù)據(jù)逐位地發(fā)送給作為接收端的其它數(shù)據(jù)發(fā)送器-接收器；模式檢測電路，其檢測與一同步信號同步發(fā)送的訓(xùn)練模式，該同步信號是使用作為發(fā)送端的所述多個數(shù)據(jù)發(fā)送器-接收器之一中的所述基準(zhǔn)信號生成的；時鐘調(diào)整電路，其通過使用分別由所述并行數(shù)據(jù)的單個位構(gòu)成的多個一位數(shù)據(jù)信號中的每一個來調(diào)整第一時鐘信號的相位，以對從作為發(fā)送端的數(shù)據(jù)發(fā)送器-接收器發(fā)送的所述并行數(shù)據(jù)的各個位生成經(jīng)調(diào)整的時鐘信號，以使得對于所述各個一位數(shù)據(jù)信號確保了建立時間和保持時間；數(shù)據(jù)緩沖器電路，其根據(jù)所述經(jīng)調(diào)整的時鐘信號來載入各個一位數(shù)據(jù)信號，并保存在時間上連續(xù)的預(yù)定數(shù)量的數(shù)據(jù)位，并且當(dāng)檢測到所述訓(xùn)練模式時初始化該數(shù)據(jù)緩沖器電路的存儲器位置；以及讀取電路，其根據(jù)第二時鐘信號并且與由所述同步信號發(fā)生電路生成的同步信號同步地選擇按時間順序存儲在所述數(shù)據(jù)緩沖器電路中的多位數(shù)據(jù)，并且讀取所選擇的數(shù)據(jù)作為并行數(shù)據(jù)。
14.一種包括多個數(shù)據(jù)發(fā)送器-接收器的系統(tǒng)，該多個數(shù)據(jù)發(fā)送器-接收器相互發(fā)送/接收多位并行數(shù)據(jù)，該多個數(shù)據(jù)發(fā)送器-接收器中的每一個包括同步信號發(fā)生電路，其使用分配給所述多個數(shù)據(jù)接收器-發(fā)送器的基準(zhǔn)信號來生成同步信號；模式產(chǎn)生電路，其與所述同步信號同步地生成用于所述并行數(shù)據(jù)的各個位的訓(xùn)練模式；以及輸出電路，其將所述訓(xùn)練模式和所述并行數(shù)據(jù)逐位地發(fā)送給作為接收端的其它數(shù)據(jù)發(fā)送器-接收器；模式檢測電路，其檢測與一同步信號同步地發(fā)送的訓(xùn)練模式，該同步信號是使用作為發(fā)送端的所述多個數(shù)據(jù)發(fā)送器-接收器之一中的所述基準(zhǔn)信號生成的；時鐘調(diào)整電路，其通過使用分別由所述并行數(shù)據(jù)的單個位構(gòu)成的多個一位數(shù)據(jù)信號中的每一個來調(diào)整第一時鐘信號的相位，以對從作為發(fā)送端的數(shù)據(jù)發(fā)送器-接收器發(fā)送的所述并行數(shù)據(jù)的各個位生成經(jīng)調(diào)整的時鐘信號，以使得對于每一個一位數(shù)據(jù)信號確保了建立時間和保持時間；數(shù)據(jù)緩沖器電路，其根據(jù)所述經(jīng)調(diào)整的時鐘信號來載入各個一位數(shù)據(jù)信號，并且保存時間上連續(xù)的預(yù)定數(shù)量的數(shù)據(jù)位；以及讀取電路，其根據(jù)第二時鐘信號選擇按時間順序存儲在所述數(shù)據(jù)緩沖器電路中的多位數(shù)據(jù)，并且讀取所選擇的數(shù)據(jù)作為并行數(shù)據(jù)，其中所述多個發(fā)送器-接收器使用由所述同步信號發(fā)生電路生成的同步信號以及所述訓(xùn)練模式來執(zhí)行所述并行數(shù)據(jù)的同步傳輸。
15.根據(jù)權(quán)利要求14所述的系統(tǒng)，其中當(dāng)將啟動調(diào)諧的指令發(fā)送給所述多個數(shù)據(jù)發(fā)送器-接收器中的一個數(shù)據(jù)發(fā)送器-接收器時，通過將所述一個數(shù)據(jù)發(fā)送器-接收器用作為起點(diǎn)，在所述多個數(shù)據(jù)發(fā)送器-接收器之間依次執(zhí)行使用所述訓(xùn)練模式的調(diào)諧。
16.一種數(shù)據(jù)傳輸方法，用于將多位并行數(shù)據(jù)從發(fā)送器發(fā)送到接收器，該方法包括在所述發(fā)送器部分上，使用基準(zhǔn)信號來生成發(fā)送器同步信號；與所述同步信號同步地生成用于所述并行數(shù)據(jù)的各個位的訓(xùn)練模式；以及將所述訓(xùn)練模式和所述并行數(shù)據(jù)逐位地發(fā)送給所述接收器，并且在所述接收器部分上，使用所述基準(zhǔn)信號來生成接收器同步信號；當(dāng)檢測到所述訓(xùn)練模式時，初始化數(shù)據(jù)緩沖器電路的存儲器位置；通過使用分別由所述并行數(shù)據(jù)的單個位構(gòu)成的多個一位數(shù)據(jù)信號中的每一個來調(diào)整第一時鐘信號的相位，來生成用于所述并行數(shù)據(jù)的各個位的經(jīng)調(diào)整的時鐘信號，以使得對于各個一位數(shù)據(jù)信號確保了建立時間和保持時間；根據(jù)所述經(jīng)調(diào)整的時鐘信號將各個一位數(shù)據(jù)信號載入所述數(shù)據(jù)緩沖器電路，以將在時間上連續(xù)的預(yù)定數(shù)量的數(shù)據(jù)位保存在所述數(shù)據(jù)緩沖器電路中；以及根據(jù)第二時鐘信號選擇按時間順序存儲在所述數(shù)據(jù)緩沖器電路中的多位數(shù)據(jù)，并且讀取所選擇的數(shù)據(jù)作為并行數(shù)據(jù)。
17.一種數(shù)據(jù)發(fā)送器，用于將多位并行數(shù)據(jù)發(fā)送給接收器，該數(shù)據(jù)發(fā)送器包括同步信號發(fā)生電路，其使用基準(zhǔn)信號來生成發(fā)送器同步信號；模式產(chǎn)生電路，其與所述同步信號同步地生成用于所述并行數(shù)據(jù)的各個位的訓(xùn)練模式；以及輸出電路，其將所述訓(xùn)練模式和所述并行數(shù)據(jù)逐位地發(fā)送給所述接收器，在所述接收器中，使用所述基準(zhǔn)信號來生成接收器同步信號，當(dāng)檢測到所述訓(xùn)練模式時初始化數(shù)據(jù)緩沖器電路的存儲器位置，通過使用分別由所述并行數(shù)據(jù)的單個位構(gòu)成的多個一位數(shù)據(jù)信號對第一時鐘信號的相位進(jìn)行調(diào)整，來生成用于所述并行數(shù)據(jù)的各個位的經(jīng)調(diào)整的時鐘信號，以使得對于各個一位數(shù)據(jù)信號確保了建立時間和保持時間，根據(jù)所述經(jīng)調(diào)整的時鐘信號將各個一位數(shù)據(jù)信號載入所述數(shù)據(jù)緩沖器電路，以將在時間上連續(xù)的預(yù)定數(shù)量的數(shù)據(jù)位保存在所述數(shù)據(jù)緩沖器電路中，并且根據(jù)第二時鐘信號按時間順序來選擇存儲在所述數(shù)據(jù)緩沖器電路中的多位數(shù)據(jù)。
18.一種數(shù)據(jù)接收器，用于接收從發(fā)送器發(fā)送的多位并行數(shù)據(jù)，該數(shù)據(jù)接收器包括同步信號發(fā)生電路，其使用基準(zhǔn)信號來生成接收器同步信號；模式檢測電路，其檢測與使用所述發(fā)送器中的基準(zhǔn)信號生成的發(fā)送器同步信號同步發(fā)送的訓(xùn)練模式；時鐘調(diào)整電路，其通過使用分別由所述并行數(shù)據(jù)的單個位構(gòu)成的多個一位數(shù)據(jù)信號中的每一個對第一時鐘信號的相位進(jìn)行調(diào)整，來生成用于所述并行數(shù)據(jù)的各個位的經(jīng)調(diào)整的時鐘信號，以使得對于各個一位數(shù)據(jù)信號確保了建立時間和保持時間；數(shù)據(jù)緩沖器電路，其根據(jù)所述經(jīng)調(diào)整的時鐘信號來載入各個一位數(shù)據(jù)信號，并保存在時間上連續(xù)的預(yù)定數(shù)量的數(shù)據(jù)位，并且當(dāng)檢測到所述訓(xùn)練模式時初始化該數(shù)據(jù)緩沖器電路的存儲器位置；以及讀取電路，其根據(jù)第二時鐘信號并與所述接收器同步信號同步地選擇按時間順序存儲在所述數(shù)據(jù)緩沖器電路中的多位數(shù)據(jù)，并且讀取所選擇的數(shù)據(jù)作為并行數(shù)據(jù)。
全文摘要
使用基準(zhǔn)信號進(jìn)行同步數(shù)據(jù)傳輸?shù)难b置和方法。一種數(shù)據(jù)發(fā)送器和數(shù)據(jù)接收器，其根據(jù)公共基準(zhǔn)信號來生成各自的同步信號。該數(shù)據(jù)接收器使用分別由所接收的并行數(shù)據(jù)的單個位構(gòu)成的多個一位數(shù)據(jù)信號中的每一個對第一時鐘信號的相位進(jìn)行調(diào)整，以使得對于各個一位數(shù)據(jù)信號確保了建立時間和保持時間，并且根據(jù)該經(jīng)調(diào)整的時鐘信號將各個一位數(shù)據(jù)信號載入數(shù)據(jù)緩沖器中。然后，該數(shù)據(jù)接收器根據(jù)第二時鐘信號并且與該接收器同步信號同步地讀取保存在該數(shù)據(jù)緩沖器中的數(shù)據(jù)。當(dāng)檢測到與該發(fā)送器同步信號同步發(fā)送的訓(xùn)練模式時初始化要載入數(shù)據(jù)信號的存儲器位置。
文檔編號G06F1/04GK1735005SQ200510002248
公開日2006年2月15日 申請日期2005年1月18日 優(yōu)先權(quán)日2004年8月2日
發(fā)明者加藤慎哉, 興野貴愛, 西山龍一, 高橋仁 申請人:富士通株式會社