專利名稱：具有快速訪問時序的低功率編譯器可編程的存儲器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明一般涉及集成電路存儲器，尤其涉及具有低功率讀周期及快速訪問時序的存儲器。
背景技術(shù)：
對于當今的信息系統(tǒng)，優(yōu)選的是最小化由信息系統(tǒng)中所使用的存儲器器件所消耗的功率。電池供電的系統(tǒng)或?qū)^熱敏感的系統(tǒng)中尤其希望有低功率存儲器器件。另一個所希望的存儲器器件的特性是減少訪問時間。減少存儲器器件的訪問時間使應(yīng)用該存儲器器件的系統(tǒng)能夠以更快的速度運行。然而，這兩個希望的特性是互相矛盾的。例如，在常規(guī)存儲器器件中，減少功耗通常增加存儲器訪問時間。
當提供可編譯的存儲器時，提供消耗較少功率并具有快速訪問時間的存儲器器件變得更復(fù)雜?？删幾g存儲器是指例如在計算機輔助設(shè)計(CAD)環(huán)境中所提供的一種存儲器模塊，該環(huán)境允許設(shè)計者在專用集成電路(ASIC)的設(shè)計期間選擇存儲器陣列的物理尺寸。因為所實現(xiàn)的存儲器模塊在物理尺寸方面可以不同，例如從256字到64k字，存儲器模塊應(yīng)該有利地恰當決定訪問時間。所希望的是低功率、具有快速訪問時間并能被有效地提供為可編譯存儲器的存儲器器件。


通過參考附圖，可以更好地理解本發(fā)明，并且使得其大量的特性和優(yōu)點被本領(lǐng)域技術(shù)人員理解。
圖1以方框圖的形式圖解了的根據(jù)本發(fā)明的存儲器。
圖2以示意圖的形式圖解了圖1的存儲器的存儲器陣列的代表部分。
圖3以示意圖的形式圖解了圖1的存儲器的放電和列解碼及加速預(yù)充電以及位線解碼電路的部分。
圖4以示意圖的形式圖解了圖1的差動傳感放大器。
圖5根據(jù)本發(fā)明的一個實施例，圖解了圖解圖1的存儲器的操作的時序圖。
圖6以示意圖的形式圖解了圖1的定時電路。
圖7以示意圖的形式圖解了圖6的延遲單元。
圖8以示意圖的形式圖解了圖7的示例性延遲級段。
圖9是根據(jù)本發(fā)明的一個實施例圖解各種充電脈沖寬度及傳感延遲的訪問時間的示例性散布點圖。
不同附圖中的相同參考符號的使用標明相似的或完全相同的項。
具體實施例方式
提供了利用充電脈沖技術(shù)來改善訪問時間以優(yōu)于其他低功率存儲器實現(xiàn)的低功率、可編譯存儲器。該存儲器包括配置為在非活動存儲器訪問周期期間對多個位線放電以減少功耗的電路。該存儲器還包括其他電路，其在檢測多個位線的所選擇位線與參考信號之間的電壓差之前，對該多個位線的所選擇位線施加在活動存儲器訪問周期期間的充電脈沖以改善存儲器訪問時間。該存儲器包括兩級段定時電路來控制充電脈沖的持續(xù)時間以及傳感放大器的啟用。自動存儲器編譯器在存儲器設(shè)計期間調(diào)整定時電路。存儲器編譯器提供存儲器的可編程物理尺寸并在確?？煽繖z測的同時優(yōu)化訪問時序。編譯器根據(jù)為多存儲器配置提供高精確度及可預(yù)測的訪問時間延遲的數(shù)學(xué)公式計算兩級段定時電路的時序。
圖1根據(jù)本發(fā)明的一個實施例以方框圖的形式圖解了存儲器100。在該圖解的實施例中，存儲器100是掩?？删幊绦蛑蛔x存儲器(ROM)。然而，在其他實施例中，存儲器100可以是其它的存儲器類型。存儲器100包括包含存儲器陣列102及104的多個存儲器陣列。注意到，雖然圖1中圖解了兩個存儲器陣列，但是其他實施例中可以出現(xiàn)更多的存儲器陣列和相應(yīng)放電以及數(shù)據(jù)線解碼電路。例如，存儲器100中有8個存儲器陣列。在其它實施例中，可有比8個存儲器陣列更多或少的存儲器陣列。
放電及第一級列解碼電路106被連接到存儲器陣列102，而放電及第一級列解碼電路108被連接到存儲器陣列104。放電及第一級列解碼電路106和108的作用是既在非活動存儲器訪問周期期間控制位線放電，又在活動存儲器訪問周期期間響應(yīng)分別經(jīng)由數(shù)據(jù)線DLA
或DLA[7]的列解碼信號PREMUX而控制位線到加速預(yù)充電與位線解碼112的連接。
加速預(yù)充電及位線解碼112給數(shù)據(jù)線中的所選擇數(shù)據(jù)線預(yù)充電，例如，數(shù)據(jù)線DLA
，以響應(yīng)在活動存儲器訪問周期期間的加速預(yù)充電信號PULLUP。加速預(yù)充電及位線解碼112將數(shù)據(jù)線DLA
連接到傳感放大器124以響應(yīng)列解碼信號POSTMUX。已解碼的位線由已解碼的數(shù)據(jù)線的預(yù)充電來預(yù)充電。
參考電路120也接收加速預(yù)充電信號PULLUP以及列地址信號POSTMUX，并在存儲器100的讀周期期間給傳感放大器124提供參考電流REF。
傳感放大器124具有用來接收參考信號REF以及數(shù)據(jù)線信號DL的輸入/輸出端子。在存儲器100的讀周期期間，傳感放大器124比較參考電流REF與數(shù)據(jù)線電流DL以確定所選擇的存儲器位置的邏輯狀態(tài)。緩沖器128被連接到數(shù)據(jù)線DL以及參考線REF，并接收相應(yīng)于所選擇存儲器位置的狀態(tài)的數(shù)據(jù)信號。作為響應(yīng)，緩沖器128提供標明為“數(shù)據(jù)輸出”(DATAOUT)的已緩沖數(shù)據(jù)輸出信號。緩沖器128可包含鎖存電路，以便一旦傳感放大器124檢測到DL/REF差動電壓，則將數(shù)據(jù)存儲一個周期的其余時間。
定時電路130提供PULLUP及SENSE信號的精確定時。充電脈沖PULLUP的持續(xù)時間被控制，使得DL及REF節(jié)點被首先拉到中點電壓。傳感放大器的啟用被從PULLUP充電脈沖的結(jié)束延遲，以允許DL及REF節(jié)點有足夠的時間來分離到其各自的直流電平。PULLUP信號的寬度，以及PULLUP變?yōu)榉腔顒蛹癝ENSE變?yōu)榛顒又g的延遲(自定時延遲)被精細地調(diào)節(jié)，以平衡快速訪問時間的需要與允許信號正確地反射存儲在存儲器內(nèi)的值的需要。
圖2以示意圖的形式圖解了圖1的存儲器100的存儲器陣列102的代表部分。存儲器陣列102包括多個字線，其包括字線WL
至WL[N]，以一個方向延伸。包括位線BL
至BL[N]的多個位線向跨過字線的另一方向延伸。存儲器陣列100為掩?？删幊蘎OM，并且晶體管，例如晶體管226，基于存儲在存儲器陣列102中的具體數(shù)據(jù)，于字線及位線的預(yù)先確定的交叉點處被連接到字線及位線。在該圖解的實施例中，晶體管位于意在當讀取時提供相應(yīng)于邏輯″0″的低邏輯狀態(tài)的地址位置。當讀取時，沒有晶體管的位置將被讀作相應(yīng)于邏輯″1″的高邏輯狀態(tài)。通過例子，晶體管226具有連接到字線WL[2]的柵極，連接到位線BL[6]的漏極，以及連接到Vss的源極。其他晶體管被隨機連接到位線及字線并且不意在反映任何具體數(shù)據(jù)。在該圖解的實施例中，Vss被連接到地電勢而VDD被連接到正電源電壓，例如1.5伏特。注意到，存儲器陣列100被圖解為擴散ROM。本領(lǐng)域技術(shù)人員將認識到本發(fā)明可被有利地應(yīng)用于其他存儲器陣列類型，例如，接觸ROM陣列。
圖3以示意圖的形式圖解了圖1的存儲器的放電及第一級列解碼106以及加速預(yù)充電和位線解碼112電路的部分。列解碼晶體管304[7:0]分別接收第一級列解碼信號PREMUX[7:0]之一。此外，PREMUX[7:0]的反相，即PREMUXB[7:0]被分別提供給放電NMOS晶體管306[7:0]。在該圖解的實施例中，放電晶體管306[7:0]被連接到圖2中的存儲器陣列102的相應(yīng)位線BL[7:0]以響應(yīng)例如在非活動存儲器訪問周期期間清除的列解碼信號PREMUX[7:0]。放電晶體管306[7]具有連接到位線BL[7]的漏極，連接到PREMUXB[7]的柵極，以及連接到Vss的源極。當非活動時，POSTMUX信號驅(qū)動反相器318對節(jié)點DLA放電，反相器318驅(qū)動放電NMOS晶體管320。因此，所有位線BL[7:0]以及DLA節(jié)點在讀操作開始之前被放電成低。
在活動存儲器訪問周期期間，當置位列解碼信號PREMUX[7:0]中相應(yīng)之一時，位線BL[7:0]之一被連接到數(shù)據(jù)線DLA。數(shù)據(jù)線DLA經(jīng)由晶體管308被連接到數(shù)據(jù)線DL，以響應(yīng)被置位的列解碼信號POSTMUX。列解碼信號POSTMUX為列解碼的第二級。晶體管308具有連接到數(shù)據(jù)線DLA的第一漏極/源極端子，連接到數(shù)據(jù)線DL的第二漏極/源極端子，以及連接接收第二級列解碼信號POSTMUX的柵極。PULLUP信號在讀周期開始處指定時間量內(nèi)處于活動狀態(tài)，使得能夠通過與非門314以及反相器316拉起NMOS晶體管312。當活動時，POSTMUX信號啟用通閘NMOS晶體管308。當讀操作開始時，只有放電晶體管306[7:0]之一關(guān)斷，而其它保持活動，并且通閘304[7:0]的相應(yīng)之一以及通閘308導(dǎo)通。由于已放電的位線電容，所選擇的位線與節(jié)點DL被拉至Vss。為減小放電電容的影響以及節(jié)點DL升到其DC電平(為檢測邏輯″1″)所要求的時間，具有可編程脈沖寬度的PULLUP信號促使節(jié)點DLA到達中點電壓，例如，Vdd/2，該電壓通過晶體管312提供，并通過與非門314及反相器316解碼。繼拉起之后，一個短自定時延遲發(fā)生在啟用傳感放大器之前，以允許例如大約100mV的差動電壓發(fā)生在節(jié)點DL及REF之間。
圖4以示意圖的形式圖解了圖1的差動傳感放大器。該傳感放大器包括交叉連接鎖存器414，P溝道晶體管416、418、424以及426，N溝道晶體管420及422，以及反相器428、430及432。交叉連接鎖存器414包括一對常規(guī)交叉連接反相器。P溝道晶體管416和418以及N溝道晶體管420和422將交叉連接鎖存器414分別連接到VDD及Vss，以響應(yīng)邏輯高檢測啟用信號SENSE。反相器428、430及432被用來將傳感啟用信號SENSE的邏輯電平反轉(zhuǎn)以使P溝道晶體管416、418、424以及426因邏輯高傳感啟用信號SENSE而導(dǎo)通。節(jié)點434及436起著交叉連接鎖存器414的輸入和輸出端子的作用。P溝道晶體管424及426在讀周期期間給參考線及數(shù)據(jù)線提供電流源。
多路復(fù)用的位線(DL)及參考線(REF)之間的差動電壓由傳感放大器400檢測，并被轉(zhuǎn)換成邏輯″0″或″1″，其被寄存并傳遞到輸出驅(qū)動器。
為了穩(wěn)定性及可靠性，SENSE信號被配置為當例如節(jié)點DL與REF之間已產(chǎn)生100mV差動電壓時，啟用傳感放大器來檢測。定時延遲可允許100mV、150mV、200mV或任何其他差動電壓被傳感放大器可靠地檢測。
圖5圖解了根據(jù)本發(fā)明的一個實施例的圖解圖1的存儲器的操作的時序圖。如時刻501處所圖解的，當由于其相應(yīng)的存儲器陣列位線的放電電容而使得字線變?yōu)榛顒訒r，DL和REF信號被拉低至Vss。在時刻502處，PULLUP信號變?yōu)榛顒?，將?jié)點DL和REF上拉至中點電壓。在時刻503處，PULLUP信號變?yōu)榉腔顒樱瑥亩试S節(jié)點DL和REF分離至其各自的DC電平。在時刻504處，SENSE信號變?yōu)榛顒樱瑥亩鴨⒂脗鞲蟹糯笃鱽頇z測DL和REF信號之間的差。PULLUP信號的寬度，以及PULLUP變?yōu)榉腔顒蛹癝ENSE變?yōu)榛顒又g的延遲(自定時延遲)被精細地協(xié)節(jié)，以平衡快速訪問時間的需要與允許信號正確地反映存儲在存儲器內(nèi)的值的需要。對于可編譯存儲器，PULLUP信號的脈沖寬度與自定時延遲是可編程的。
圖6以示意圖的形式圖解了圖1的定時電路130?？删幊痰闹礟VAL[5:0]及RVAL[5:0]控制充電脈沖PULLUP的持續(xù)時間及傳感放大電路(自定時延遲)的啟用。延遲單元602設(shè)置位線PULLUP脈沖的寬度。延遲單元604在觸發(fā)傳感放大器之前增加附加延遲以確保例如DL和REF信號之間差動電壓至少100mV。脈沖寬度單元606設(shè)置傳感放大器觸發(fā)信號SENSE的寬度以保證數(shù)據(jù)被可靠地檢測及寄存。
在使用例如CAD工具設(shè)計存儲器期間，用戶選擇物理存儲器尺寸。CAD工具子程序計算合適的PVAL[5:0]及RVAL[5:0]的值以提供最優(yōu)訪問時序。
圖7以示意圖的形式圖解了圖6的延遲單元(延遲單元604或606)。該延遲單元具有例如六個延遲級段702、704、706、708、710、712。每個延遲級段包括延遲路徑和非延遲路徑。發(fā)送給每個延遲級段的控制輸入信號(D5、D4、D3、D2、D1或D0)控制延遲路徑與非延遲路徑之間的選擇。例如，如果控制輸入信號Dn是邏輯0，則輸入到輸出信號通過非延遲路徑。如果控制輸入信號Dn是邏輯1，則輸入到輸出信號通過延遲路徑。非延遲路徑中的元件的數(shù)量(及因此的延遲)在六個級段的每個級段中都是相同的。每個延遲級段的延遲路徑中的元件數(shù)量如下面所述不同。
圖8以示意圖的形式圖解了圖7的示例性延遲級段。該示例性延遲級段的延遲路徑包括六個元件，與非門802、與非門804、與非門806、與非門808、與非門810以及與非門816。非延遲路徑(其在所有六個級段中是相同的)包括兩個元件，與非門814以及與非門816。反相器812幫助選擇延遲或非延遲路徑。
在六個延遲級段之中，延遲路徑中的與非門元件數(shù)量不同。延遲路徑包括包含與非門元件802、808、810以及816的固有延遲部分。該固有延遲部分對于六個延遲級段的每個都是一樣的。延遲路徑也包含變化延遲部分618，在六個延遲級段之中其包含從0到31的不同數(shù)量的與非門對。在本發(fā)明的一個實施例中，延遲級段702在變化延遲部分618中包含零個與非門對，延遲級段704在變化延遲部分618中包含一個與非門對，延遲級段706在變化延遲部分618中包含三個與非門對，延遲級段708在變化延遲部分618中包含七個與非門對，延遲級段710在變化延遲部分618中包含15個與非門對，以及延遲級段712在變化延遲部分618中包含31個與非門對。
下面的表格圖解了輸入信號必須通過的與非門的總數(shù)如何通過控制值來改變，該控制值同樣控制信號的輸入到輸出延遲。
表1


參考上述表格，在示范性實施例中，輸入到輸出延遲通過少則12到多則138個的與非門。本領(lǐng)域技術(shù)人員將認識到，可選的實施例可利用不同數(shù)量的延遲級段以及不同數(shù)量的延遲元件來提供不同的延遲范圍。
注意到，在圖8中，延遲路徑中的所有邏輯門是與非門。這使匹配延遲路徑能夠更準確。同樣注意到，在非延遲路徑中，輸入信號流過與非門814的上輸入端以及與非門816的下輸入端。在延遲路徑中，輸入信號流過與非門810的上輸入端以及與非門808的下輸入端。因為上/下輸入端延遲可以變化，非延遲路徑的上/下輸入端模擬出延遲路徑，從而有助于確保在二進制控制計數(shù)的全程上具有線性延遲增量。
存儲器編譯器可以完全自動地構(gòu)造任何客戶所確定的配置(在編譯器限制內(nèi))。PVAL及RVAL的值可以基于指定配置被硬布線。需要數(shù)學(xué)公式來確定PVAL及RVAL二進制數(shù)，以確保對于所有PVT點，結(jié)合可能的最快速訪問時間，有足夠的傳感放大器差動電壓。
圖9圖解了示例性散布點圖，其圖解被用于產(chǎn)生確定PVAL及RVAL的數(shù)學(xué)公式的各種充電脈沖寬度及傳感延遲的訪問定時。利用5*5矩陣的脈沖寬度值(PVAL)對比自定時延遲值(RVAL)，針對256、512、1024、1536及2048行存儲器執(zhí)行模擬。產(chǎn)生數(shù)以千計預(yù)測值，以求出以最快訪問時間對于～100mV差動電壓具有接近相等的響應(yīng)的點的范圍。對模擬結(jié)果的多元回歸分析可被用于產(chǎn)生訪問時間及傳感放大器差動電壓的數(shù)學(xué)公式。雖然最優(yōu)等值分布的散布不隨行數(shù)變化而線性變化，但是可以通過由其可以導(dǎo)出PVAL及RVAL值的線性預(yù)測公式的所有五個組得出線性響應(yīng)。例如，數(shù)學(xué)公式可因循PVAL＝-3.714+0.015*行數(shù)RVAL＝-2.429+0.009*行數(shù)隨著編譯器構(gòu)造存儲器陣列，公式確定了最優(yōu)差動電壓及訪問時間的PVAL[5:0]及RVAL[5:0]的設(shè)置。
應(yīng)該理解，此處方法中所指的特定步驟可通過硬件及/或軟件實現(xiàn)。例如，利用一個或多個處理模塊上所執(zhí)行的軟件及/或固件可執(zhí)行的特定的步驟。通常，用于提供圖像的系統(tǒng)可包含更多常規(guī)處理模塊及存儲器。處理模塊可以是單一處理設(shè)備或多個處理設(shè)備。這樣的處理設(shè)備可以是微處理器、微控制器、數(shù)字處理器、微型計算機、中央處理單元的部分、狀態(tài)機、邏輯電路及/或操作信號的任何設(shè)備。該信號的操作通常是基于操作指令的。存儲器可以是單一存儲器器件或多個存儲器器件。這樣的存儲器器件可以是只讀存儲器、隨機訪問存儲器、軟盤存儲器、磁帶存儲器、可擦除存儲器、系統(tǒng)存儲器的部分，及/或以數(shù)字格式存儲操作指令的任何設(shè)備。注意到，當處理模塊實現(xiàn)一個或多個其功能成為狀態(tài)機或邏輯電路時，以相應(yīng)操作指令方式存儲的存儲器被嵌入在包括該狀態(tài)機及/或其他邏輯電路的電路內(nèi)。例如，這樣的系統(tǒng)可以是具有可編譯存儲器單元以利于存儲器的實現(xiàn)的電路設(shè)計工具，如此處所描述的。
以上所揭示的內(nèi)容是將被考慮為說明性的，而不是限制性的，并且附加的權(quán)利要求意欲涵蓋所有屬于本發(fā)明的真實精神及范圍的這類修改、改進及其他實施例。因此，以法律所允許的最大程度，本發(fā)明的范圍將由以下權(quán)利要求及其等同的最廣泛可容許的解釋來確定，并且不應(yīng)由上述具體實施方式
約束或限制。
權(quán)利要求
1.一種方法，包括在非活動存儲器訪問周期期間對多個位線放電；在該多個位線中所選擇的位線上施加充電脈沖；以及檢測該多個位線中該所選擇的位線與參考線之間的電壓差。
2.根據(jù)權(quán)利要求1中所述方法，其中充電脈沖具有一寬度，并且所述檢測在充電脈沖之后經(jīng)過一個延遲才發(fā)生，其中根據(jù)該存儲器的尺寸確定該寬度與延遲。
3.根據(jù)權(quán)利要求1中所述方法，其中充電脈沖具有一寬度，并且檢測在充電脈沖后發(fā)生延遲，其中存儲器是可編譯存儲器，并且該寬度及延遲能根據(jù)存儲器的可選擇尺寸來計算。
4.根據(jù)權(quán)利要求1中所述的方法，進一步地包括在施加充電脈沖之后，在檢測該多個位線中該所選擇的位線與該參考線之間的電壓差之前等待一延遲時間，該延遲時間足夠允許該多個位線中該所選擇的位線被拉至相應(yīng)于所選擇的存儲器位單元中的存儲值的電壓電平。
5.根據(jù)權(quán)利要求1中所述的方法，進一步地包括在施加充電脈沖之后，在檢測該多個位線中該所選擇的位線與參考線之間的電壓差之前等待一延遲時間，該延遲時間足夠允許該基準線被拉至參考電壓。
6.根據(jù)權(quán)利要求1中所述的方法，其中在對該多個位線中該所選擇的位線施加充電脈沖之后并且在檢測電壓差之前，該多個位線中該所選擇的位線的電壓被所選擇的存儲器位單元中的存儲值拉到一電壓電平。
7.一種存儲器陣列，包括多個位線；多個放電晶體管，該多個放電晶體管之一連接到多個位線的每一個，其中該多個放電晶體管被配置為在非活動存儲器訪問周期期間將該多個位線放電到邏輯低，其中該多個放電晶體管的所選擇放電晶體管被配置為在活動存儲器訪問周期期間停止對該多個位線的所選擇的位線的放電；設(shè)置成多路復(fù)用器的多個通閘晶體管，該多個通閘晶體管之一連接到多個位線的每一個，該多個通閘晶體管被配置為選擇該多個位線之一作為所檢測的節(jié)點；以及連接到所檢測的節(jié)點的上拉晶體管，該上拉晶體管被配置為在進入活動存儲器訪問周期時給所檢測的節(jié)點提供充電脈沖。
8.根據(jù)權(quán)利要求7中所述的存儲器陣列，其中充電脈沖具有一寬度，其中傳感放大器被配置為在充電脈沖之后經(jīng)過一個延遲周期檢測差值，并且其中延遲周期足夠允許所檢測的節(jié)點被拉至相應(yīng)于存儲器陣列的所選擇的存儲器位單元所存儲的值的電壓電平。
9.一種電路設(shè)計工具，包括可編譯存儲器單元；其中用戶可選擇要被包括在電路設(shè)計內(nèi)的存儲器單元的尺寸；其中可編譯存儲器單元包括一組指令，其被配置為基于存儲器單元的尺寸計算延遲周期以及脈沖寬度；建立存儲器單元，其中該存儲器單元包括多個位線；多個放電晶體管，該多個放電晶體管之一連接到多個位線的每一個，其中該多個放電晶體管被配置為在非活動存儲器訪問周期期間將該多個位線放電到邏輯低，其中該多個放電晶體管的所選擇放電晶體管被配置為在活動存儲器訪問周期期間停止對該多個位線的所選擇的位線的放電；設(shè)置成多路復(fù)用器的多個通閘晶體管，該多個通閘晶體管之一連接到多個位線的每一個，該多個通閘晶體管被配置為選擇該多個位線之一作為所檢測的節(jié)點；以及連接到所檢測的節(jié)點的上拉晶體管，該上拉晶體管被配置為在進入活動存儲器訪問周期時給所檢測的節(jié)點提供充電脈沖。
10.一種電路設(shè)計工具，包括可編譯存儲器單元；其中用戶可選擇要被包括在電路設(shè)計內(nèi)的存儲器單元的尺寸；其中可編譯存儲器單元包括一組指令，其被配置為基于存儲器單元的尺寸計算延遲周期以及脈沖寬度；提供存儲器單元；其中存儲器單元被配置為在非活動存儲器訪問周期期間對多個位線放電；在多個位線中所選擇的位線上施加充電脈沖；以及檢測該多個位線中該所選擇的位線與參考線之間的電壓差；其中充電脈沖具有所述脈沖寬度的寬度，并且所述檢測在充電脈沖之后經(jīng)過所述延遲周期的延遲才發(fā)生。
全文摘要
一種低功率、可編譯的存儲器(100)利用充電脈沖技術(shù)來改善訪問時間，以優(yōu)于其他低功率存儲器實現(xiàn)。該存儲器包括配置為在非活動存儲器訪問周期期間對多個位線放電以減少功耗的電路(106、108)。存儲器也包括其他電路(112)，其在活動的存儲器訪問周期期間在多個位線中所選擇的位線上施加充電脈沖以改善存儲器訪問時間。自動存儲器編譯器在存儲器設(shè)計期間調(diào)整定時電路(130)以控制充電脈沖的持續(xù)時間及傳感放大電路(124)的啟用。存儲器編譯器提供了存儲器的可編程物理尺寸并在確?？煽繖z測的同時優(yōu)化了訪問定時。編譯器根據(jù)為多存儲器配置提供高精確度及可預(yù)測的訪問時間延遲的數(shù)學(xué)公式計算定時電路的定時。
文檔編號G06F17/50GK1886796SQ200480035312
公開日2006年12月27日 申請日期2004年11月15日 優(yōu)先權(quán)日2003年12月16日
發(fā)明者詹姆斯·W·尼古拉斯 申請人:飛思卡爾半導(dǎo)體公司