專利名稱：起止同步串行通信電路以及包括該電路的半導(dǎo)體集成電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及起止同步型串行通信電路以及包括起止同步型串行通信電路的半導(dǎo)體集成電路。
背景技術(shù)：
用于接收起止同步串行數(shù)據(jù)并將其轉(zhuǎn)化成并行數(shù)據(jù)，并且還將并行數(shù)據(jù)轉(zhuǎn)化成串行數(shù)據(jù)和發(fā)送串行數(shù)據(jù)的通用異步收發(fā)報(bào)機(jī)(UART)是已知的。
例如，日本專利申請(qǐng)No.2002-1688853(專利參考1)公開了，即使在起止同步型串行數(shù)據(jù)傳輸裝置中大幅改變數(shù)據(jù)傳輸速度時(shí)，降低數(shù)據(jù)損耗的技術(shù)。
本發(fā)明通過測量起始位的位寬，使用接收到的時(shí)鐘確定傳輸速度，并以對(duì)應(yīng)于所確定的傳輸速度的分頻值對(duì)接收的時(shí)鐘進(jìn)行分頻而精確地接收串行數(shù)據(jù)。
專利參考1日本專利申請(qǐng)No.2001-168853(問題及其解決方法的概述)起止同步型串行通信電路包括用于根據(jù)串行數(shù)據(jù)的傳輸速度而產(chǎn)生時(shí)鐘信號(hào)的時(shí)鐘信號(hào)發(fā)生電路，并希望降低該時(shí)鐘信號(hào)發(fā)生電路的功耗。為此，當(dāng)不發(fā)送/接收串行數(shù)據(jù)時(shí)，降低時(shí)鐘信號(hào)發(fā)生電路的振蕩頻率，從而降低其功耗。然而，通過降低振蕩頻率難以大幅度地降低功耗。

發(fā)明內(nèi)容
本發(fā)明的目標(biāo)在于降低起止同步型通信電路的時(shí)鐘信號(hào)發(fā)生電路的功耗。
本發(fā)明的起止同步型通信電路包括轉(zhuǎn)換電路，用于接收由外部處理器輸出的串行數(shù)據(jù)并將其轉(zhuǎn)換成并行數(shù)據(jù)；時(shí)鐘信號(hào)發(fā)生電路，用于向該轉(zhuǎn)換電路提供時(shí)鐘信號(hào)；探測電路，用于探測從處理器發(fā)送的、指示時(shí)鐘信號(hào)發(fā)生電路停止其振蕩操作的結(jié)束代碼；以及控制電路，當(dāng)探測電路探測到表示開始傳輸串行數(shù)據(jù)的起始位時(shí)啟動(dòng)時(shí)鐘信號(hào)發(fā)生電路的振蕩操作，當(dāng)探測電路探測到結(jié)束代碼時(shí)則停止時(shí)鐘信號(hào)發(fā)生電路的振蕩操作。
根據(jù)本發(fā)明，當(dāng)開始串行通信時(shí)，可開始時(shí)鐘信號(hào)發(fā)生電路的振蕩操作，而當(dāng)接收到結(jié)束代碼時(shí)，可停止時(shí)鐘信號(hào)發(fā)生電路的振蕩操作。因此可以降低該時(shí)鐘信號(hào)發(fā)生電路的功耗。特別地，當(dāng)在半導(dǎo)體集成電路中安裝串行通信電路時(shí)，可降低該半導(dǎo)體集成電路的功耗。
在本發(fā)明中，該探測電路包括閂鎖電路，用于鎖定處理器輸出的地址數(shù)據(jù)指定地址的、跟隨該地址數(shù)據(jù)或者與該地址數(shù)據(jù)一起發(fā)送的結(jié)束代碼。
通過以這種配置傳輸來自處理器的指定閂鎖電路地址的地址數(shù)據(jù)以及結(jié)束數(shù)據(jù)，可以停止時(shí)鐘信號(hào)發(fā)生電路的振蕩操作并降低其功耗。在本發(fā)明中，探測電路探測由處理器作為結(jié)束代碼輸出的地址數(shù)據(jù)。當(dāng)探測電路探測到該地址數(shù)據(jù)時(shí)，控制電路停止時(shí)鐘信號(hào)發(fā)生電路的振蕩操作。例如，備選地，當(dāng)處理器輸出的結(jié)束代碼為特定地址而非數(shù)據(jù)，接收器端探測該特定地址，則可停止時(shí)鐘信號(hào)發(fā)生電路的振蕩操作。
如果處理器以這種配置輸出地址數(shù)據(jù)作為結(jié)束代碼，則可停止該振蕩操作。這種情況下，由于僅探測地址數(shù)據(jù)就已經(jīng)足夠，故無需任何用于鎖定數(shù)據(jù)的電路。
在本發(fā)明中，該探測電路包括解碼器，用于解碼從處理器輸出的結(jié)束代碼并停止時(shí)鐘信號(hào)發(fā)生電路的振蕩操作。
如果處理器發(fā)送表示發(fā)送結(jié)束的結(jié)束代碼，接收器端解碼該結(jié)束代碼，在這種配置下，可停止時(shí)鐘信號(hào)發(fā)生電路的振蕩操作并且降低其功耗。
例如，該處理器對(duì)應(yīng)于圖1所示的中央處理單元(CPU)12，該轉(zhuǎn)換電路對(duì)應(yīng)于圖1所示的發(fā)送/接收電路15。該時(shí)鐘信號(hào)發(fā)生電路對(duì)應(yīng)于圖1所示的時(shí)鐘信號(hào)發(fā)生電路，該探測電路對(duì)應(yīng)于圖1所示的閂鎖電路21和解碼器26。該控制電路對(duì)應(yīng)于圖1所示的RS觸發(fā)器24。


圖1示出了第一優(yōu)選實(shí)施例的接收電路的主要部分。
圖2(A)和(B)為數(shù)據(jù)結(jié)構(gòu)的實(shí)例。
圖3示出了接收電路的詳細(xì)電路圖。
圖4為接收電路的工作時(shí)序圖。
圖5示出了第二優(yōu)選實(shí)施例的接收電路的主要部分。
具體實(shí)施例方式
下面參考附圖描述本發(fā)明的優(yōu)選實(shí)施例。圖1示出了本發(fā)明第一優(yōu)選實(shí)施例中FM/AM接收器的接收電路的主要部分。
接收電路11包括CPU12和設(shè)有FM/AM接收電路及串行通信電路的半導(dǎo)體集成電路13。CPU12和半導(dǎo)體集成電路13安裝在相同的印刷電路板上。使用互補(bǔ)金屬-氧化物半導(dǎo)體(CMOS)工藝制作該半導(dǎo)體集成電路13，其中的FM/AM接收電路和串行通信電路由金屬-氧化物半導(dǎo)體場效應(yīng)晶體管(MOSFET)組成。
在圖1中，CPU12輸出的串行數(shù)據(jù)通過串口14輸入到由通用異步收發(fā)報(bào)機(jī)(UART)等組成的發(fā)送/接收電路14。發(fā)送/接收電路15對(duì)應(yīng)于轉(zhuǎn)換電路。
發(fā)送/接收電路15包括例如10位接收移位寄存器、閂鎖電路、接收計(jì)時(shí)控制電路、發(fā)送時(shí)序控制電路等。發(fā)送/接收電路15依次與時(shí)鐘信號(hào)發(fā)生電路16輸出的時(shí)鐘信號(hào)CK同步地移位串行數(shù)據(jù)，并存儲(chǔ)該數(shù)據(jù)。所存儲(chǔ)的8位數(shù)據(jù)輸出為并行數(shù)據(jù)。
發(fā)送/接收電路15在自動(dòng)頻道選擇時(shí)還將FM/AM接收電路(未在圖1中示出)輸出的接收電場強(qiáng)度的探測數(shù)據(jù)等轉(zhuǎn)換成串行數(shù)據(jù)，并將其輸出到CPU 12。
在本優(yōu)選實(shí)施例中，在CPU12和半導(dǎo)體集成電路13之間建立起止同步型串行通信。這種情況下，以具有指定數(shù)據(jù)長度的字符為單位，例如8位字符單位，發(fā)送串行數(shù)據(jù)，且起始位和終止位分別插入到該字符的頭部和尾部。此外，首先使用該8位中的4位輸出用于指定數(shù)據(jù)輸出目的地的地址數(shù)據(jù)，然后輸出另外8位數(shù)據(jù)。
時(shí)鐘信號(hào)發(fā)生電路16向發(fā)送/接收電路15提供時(shí)鐘信號(hào)CK，其中通過對(duì)連接到其輸入端22的晶體振蕩器所產(chǎn)生的信號(hào)進(jìn)行分頻而獲得該時(shí)鐘信號(hào)CK。
地址解碼器17解碼發(fā)送/接收電路15輸出的并行數(shù)據(jù)。如果解碼結(jié)果與分配到閂鎖電路18至21的地址相一致，則地址解碼器17輸出地址選擇信號(hào)A0至A3以啟動(dòng)相應(yīng)的閂鎖電路18至21。
每個(gè)閂鎖電路18至20鎖定用于設(shè)定局部振蕩器電路(未在圖1中示出)的參考頻率的數(shù)據(jù)和用于設(shè)定廣播站等的頻率的數(shù)據(jù)，并將鎖定的數(shù)據(jù)輸出到其相應(yīng)電路。
閂鎖電路21鎖定用于停止時(shí)鐘信號(hào)發(fā)生電路16的振蕩操作的結(jié)束代碼。當(dāng)?shù)刂愤x擇信號(hào)A3為允許時(shí)，閂鎖電路21鎖定發(fā)送/接收電路15輸出的并行數(shù)據(jù)，即表示發(fā)送結(jié)束的結(jié)束代碼，并將鎖定的結(jié)束代碼輸出到解碼器26。
解碼器26解碼該結(jié)束代碼并輸出低電平信號(hào)至與電路25的一個(gè)輸入端。
硬件重置信號(hào)輸入到與電路25的另一個(gè)輸入端，且與電路25的輸出被輸出到RS觸發(fā)器24的設(shè)置端S。該硬件重置信號(hào)通常為高電平，當(dāng)硬件被重置時(shí)其為低電平。
串行數(shù)據(jù)以及與電路25的輸出分別輸入到RS觸發(fā)器24的重置端R和設(shè)置端S，且Q輸出被輸出到時(shí)鐘信號(hào)發(fā)生電路16。在RS觸發(fā)器24中，Q輸出初始設(shè)定為低電平。
當(dāng)CPU12輸出起始位時(shí)，RS觸發(fā)器24輸出高電平信號(hào)并啟動(dòng)時(shí)鐘信號(hào)發(fā)生電路16的振蕩操作。當(dāng)CPU12和與電路25輸出結(jié)束代碼和低電平停止信號(hào)或者硬件重置信號(hào)時(shí)，RS觸發(fā)器24輸出低電平信號(hào)并停止時(shí)鐘信號(hào)發(fā)生電路16的振蕩操作。
圖2(A)、(B)示出了CPU12輸出的串行數(shù)據(jù)結(jié)構(gòu)的實(shí)例。
圖2(A)示出了使用2個(gè)字節(jié)發(fā)送地址和數(shù)據(jù)情況下的數(shù)據(jù)結(jié)構(gòu)。這種情況下，首先發(fā)送4位地址，然后發(fā)送8位數(shù)據(jù)。這種情況下，低位的4位用于地址數(shù)據(jù)。然后，在該地址之后作為數(shù)據(jù)發(fā)送用于停止時(shí)鐘信號(hào)發(fā)生電路16工作的結(jié)束代碼。
圖2(B)示出使用1個(gè)字節(jié)發(fā)送地址和數(shù)據(jù)的情況下的數(shù)據(jù)結(jié)構(gòu)。這種情況下，高位的4位和低位的4位分別被分配給地址和數(shù)據(jù)。
圖3分別示出了圖1所示的發(fā)送/接收電路15和地址解碼器17的詳細(xì)電路圖。
由10位移位寄存器組成的串行/并行轉(zhuǎn)換電路41將CPU12輸出的8位串行數(shù)據(jù)轉(zhuǎn)換成并行數(shù)據(jù)，并將該并行數(shù)據(jù)輸出到地址閂鎖電路51和閂鎖電路18至21。
10位計(jì)數(shù)器42對(duì)時(shí)鐘信號(hào)發(fā)生電路16輸出的時(shí)鐘信號(hào)進(jìn)行計(jì)數(shù)。計(jì)數(shù)到10個(gè)時(shí)鐘之后，10位計(jì)數(shù)器42將相加信號(hào)(count-up signal)“a”輸出到T觸發(fā)器43。
T觸發(fā)器43使10位計(jì)數(shù)器42的相加信號(hào)“a”反轉(zhuǎn)。該T觸發(fā)器43的Q輸出信號(hào)“b”輸出到上升沿探測電路44和下降沿探測電路45。
上升沿探測電路44探測T觸發(fā)器43的Q輸出信號(hào)“b”的上升沿，并將具有特定寬度的高電平閂鎖信號(hào)c輸出到地址閂鎖電路51。
當(dāng)閂鎖信號(hào)“c”為高電平時(shí)，地址閂鎖電路51鎖定串行/并行轉(zhuǎn)換電路41輸出的地址數(shù)據(jù)的8位。
下降沿探測電路45探測T觸發(fā)器43的Q輸出信號(hào)“b”的下降沿，并將具有特定寬度的高電平信號(hào)“d”輸出到反相器46和與門53至56。反相器46的輸出被輸出到由移位寄存器等組成的延遲電路47并對(duì)其施加特定的延遲之后，被輸出到與門48和49的一個(gè)輸入端。通常為高電平的硬件重置信號(hào)被輸入到與門48的另一個(gè)輸入端。與門48的輸出被輸入到10位計(jì)數(shù)器42的重置端。類似地，硬件重置信號(hào)被輸入到與門49的另一個(gè)輸入端。
當(dāng)反相器46、延遲電路47和與門48和49使硬件重置信號(hào)為低電平時(shí)，或者當(dāng)下降沿探測電路45探測到T觸發(fā)器43的Q輸出信號(hào)“b”的下降沿并經(jīng)過特定的延遲時(shí)間時(shí)，該10位計(jì)數(shù)器42和T觸發(fā)器43被重置。
地址解碼器52解碼由地址閂鎖電路51鎖定的地址數(shù)據(jù)，并向與門53至56輸出用于指定閂鎖電路18至21中相應(yīng)閂鎖電路的信號(hào)。
當(dāng)?shù)刂方獯a器52輸出高電平信號(hào)且當(dāng)下降沿探測電路45輸出高電平探測信號(hào)“d”時(shí)，每個(gè)與門53至56輸出用于選擇閂鎖電路18至21之一的選擇信號(hào)A0至A3。
上述地址閂鎖電路51、地址解碼器52、以及與門53至56對(duì)應(yīng)于圖1所示的地址解碼器17。
停止探測電路57將對(duì)閂鎖電路21輸出的結(jié)束代碼或通過提取特定位而獲得的數(shù)據(jù)的解碼結(jié)果輸出到單觸發(fā)電路58。當(dāng)停止探測電路57輸出低電平信號(hào)時(shí)，單觸發(fā)電路58將具有特定寬度的低電平信號(hào)“g”輸出到與門25。
接著，參考圖4所示時(shí)序圖描述具有上述配置的接收電路的串行通信每次開始和終止時(shí)的相應(yīng)操作。
當(dāng)串行通信開始時(shí)，如圖4(1)所示，CPU12輸出保持低電平一定時(shí)間的起始位、8位串行數(shù)據(jù)、以及保持高電平一定時(shí)間的終止位。
當(dāng)?shù)碗娖狡鹗嘉惠斎氲絉S觸發(fā)器24的重置端R時(shí)，Q輸出信號(hào)呈高電平。如圖4(10)所示，當(dāng)RS觸發(fā)器24輸出高電平信號(hào)時(shí)，時(shí)鐘信號(hào)發(fā)生電路16開始其振蕩操作。
在發(fā)送通知數(shù)據(jù)傳輸開始的起始位之后，CPU12在需要時(shí)發(fā)送一定時(shí)間的無效數(shù)據(jù)，直到時(shí)鐘信號(hào)發(fā)生電路16的振蕩穩(wěn)定，并隨后發(fā)送有效串行數(shù)據(jù)。
如果終止數(shù)據(jù)傳輸或者數(shù)據(jù)接收，則CPU12發(fā)送指定閂鎖電路21的地址數(shù)據(jù)以及結(jié)束代碼。
10位計(jì)數(shù)器42對(duì)時(shí)鐘信號(hào)發(fā)生電路16輸出的時(shí)鐘信號(hào)進(jìn)行計(jì)數(shù)。計(jì)數(shù)到10個(gè)時(shí)鐘之后，10位計(jì)數(shù)器42輸出相加信號(hào)“a”，其時(shí)序如圖4(2)所示。
如圖4(3)所示，就在CPU12輸出用于指定閂鎖電路21的地址數(shù)據(jù)之前，T觸發(fā)器43被重置，且Q輸出信號(hào)“b”變?yōu)榈碗娖?。?dāng)CPU12輸出用于指定閂鎖電路21的地址數(shù)據(jù)且10位計(jì)數(shù)器42輸出相加信號(hào)“a”時(shí)，Q輸出信號(hào)“b”變?yōu)楦唠娖健?br> 當(dāng)Q輸出信號(hào)“b”從低電平變?yōu)楦唠娖綍r(shí)，上升沿探測電路44探測信號(hào)“b”的上升沿，并且如圖4(4)所示輸出具有特定寬度的上升沿探測信號(hào)“c”。地址閂鎖電路51與上升沿探測信號(hào)“c”的時(shí)序同步地鎖定由串行/并行轉(zhuǎn)換電路41輸出的地址數(shù)據(jù)(用于指定閂鎖電路21的地址)。地址解碼器52解碼地址閂鎖電路51鎖定的地址，并輸出用于選擇閂鎖電路21的高電平信號(hào)“e”(圖4(6))。
然后，當(dāng)在CPU 12輸出結(jié)束代碼之后，接收到結(jié)束代碼之后的終止位時(shí)，10位計(jì)數(shù)器42輸出相加信號(hào)“a”。
如圖4(3)所示，當(dāng)10位計(jì)數(shù)器42輸出相加信號(hào)“a”時(shí)，T觸發(fā)器43的Q輸出信號(hào)的電平由高變成低。上升沿探測電路45探測Q輸出信號(hào)“b”的這一變化，且如圖4(5)所示，上升沿探測電路45輸出具有特定寬度的高電平上升沿探測信號(hào)“d”。
當(dāng)上升沿探測信號(hào)“d”為高電平時(shí)，與門56(地址解碼器52將高電平信號(hào)“e”輸出到與門56)此時(shí)打開，且與門56將高電平選擇信號(hào)“f”(A3)輸出到閂鎖電路21(圖4(7))。
當(dāng)與門56輸出選擇信號(hào)“f”時(shí)，閂鎖電路21鎖定由串行/并行轉(zhuǎn)換電路41輸出的結(jié)束代碼。停止探測電路57解碼由閂鎖電路21鎖定的結(jié)束代碼，并將低電平信號(hào)輸出到單觸發(fā)電路58(圖4(8))。當(dāng)輸入低電平信號(hào)時(shí)，單觸發(fā)電路58將具有特定寬度的低電平信號(hào)“g”輸出到與門25(圖4(9))。
當(dāng)?shù)碗娖叫盘?hào)“g”被輸入到與門25時(shí)，RS觸發(fā)器24的設(shè)置端為低電平，且Q輸出信號(hào)為高電平。當(dāng)RS觸發(fā)器24的Q輸出信號(hào)為低電平時(shí)，時(shí)鐘信號(hào)發(fā)生電路16停止振蕩操作(圖4(10))。
根據(jù)上述優(yōu)選實(shí)施例，當(dāng)輸出起始位時(shí)，開始時(shí)鐘信號(hào)發(fā)生電路16的振蕩操作。當(dāng)探測到從CPU12輸出用于指示時(shí)鐘信號(hào)發(fā)生電路16停止振蕩操作的結(jié)束代碼時(shí)，時(shí)鐘信號(hào)發(fā)生電路16的振蕩操作停止。因此，當(dāng)不發(fā)送/接收數(shù)據(jù)時(shí)，可以徹底停止時(shí)鐘信號(hào)發(fā)生電路16的振蕩操作。因此可以降低時(shí)鐘信號(hào)發(fā)生電路16的功耗。
接著，圖5示出了本發(fā)明第二優(yōu)選實(shí)施例中接收電路31的主要部分。在圖5中，與圖1中相同的電路模塊用相同的參考數(shù)字表示，省略了對(duì)它們的描述。
在圖5中，解碼器32解碼被閂鎖電路21鎖定的數(shù)據(jù)，且解碼結(jié)果輸出到與電路33的一個(gè)輸入端。硬件重置信號(hào)被輸入到與電路33的另一個(gè)輸入端，且與電路33的輸出被輸入到與電路34的一個(gè)輸入端。
從CPU12輸出的起始位被輸入到與非門電路35的一個(gè)輸入端，與非門電路34的輸出被輸入到與非門電路35的另一個(gè)輸入端。與非門電路35的輸出被輸入到時(shí)鐘信號(hào)發(fā)生電路16以及與非門電路34的另一個(gè)輸入端。
下面分別描述上述電路的操作。最初，與非門電路35的輸出設(shè)為低電平，且時(shí)鐘信號(hào)發(fā)生電路16停止振蕩操作。
當(dāng)CPU12輸出一起始位且與非門電路35的輸入為低電平時(shí)，其輸出為高電平。然后，高電平控制信號(hào)被輸出到時(shí)鐘信號(hào)發(fā)生電路16，時(shí)鐘信號(hào)發(fā)生電路16開始其振蕩操作。
當(dāng)終止發(fā)送或接收數(shù)據(jù)時(shí)，CPU12以8位數(shù)據(jù)發(fā)送結(jié)束代碼。
當(dāng)?shù)刂方獯a器17輸出地址選擇信號(hào)A3時(shí)，閂鎖電路21鎖定由發(fā)送/接收電路15隨后輸出的結(jié)束代碼。解碼器32解碼被鎖定的數(shù)據(jù)并將低電平數(shù)據(jù)的一位輸出到與電路33。
當(dāng)與電路33的輸入為低電平時(shí)，低電平信號(hào)輸出到與非門電路34，且與非門電路34為高電平。對(duì)起始位的探測結(jié)束之后，起始位探測電路15a的輸出被切換成高電平，與非門電路35的兩個(gè)輸入都為高電平。與非門電路35輸出到時(shí)鐘信號(hào)發(fā)生電路16的控制信號(hào)為低電平。其結(jié)果為，該時(shí)鐘信號(hào)發(fā)生電路停止其振蕩操作。
根據(jù)第二優(yōu)選實(shí)施例，可以進(jìn)行用于產(chǎn)生通信時(shí)鐘信號(hào)的時(shí)鐘信號(hào)發(fā)生電路16的振蕩操作。否則，停止時(shí)鐘信號(hào)發(fā)生電路16的振蕩操作。因此可以降低時(shí)鐘信號(hào)發(fā)生電路16的功耗。
接著，描述本發(fā)明的第三優(yōu)選實(shí)施例。通過在一個(gè)電路模塊中集合包括如下部分的控制電路可實(shí)現(xiàn)該第三實(shí)施例，該控制電路包括結(jié)束代碼探測電路，用于探測指示時(shí)鐘信號(hào)發(fā)生電路16停止其振蕩操作的結(jié)束代碼(對(duì)應(yīng)于圖1所示的閂鎖電路21)；以及基于結(jié)束代碼探測電路的起始位和探測信號(hào)而開始或終止時(shí)鐘信號(hào)發(fā)生電路16的振蕩操作的電路(對(duì)應(yīng)于圖1所示的RS觸發(fā)器24)。
通過僅在發(fā)送/接收串行數(shù)據(jù)時(shí)操作該時(shí)鐘信號(hào)發(fā)生電路，該第三優(yōu)選實(shí)施例可降低時(shí)鐘信號(hào)發(fā)生電路16的功耗。
本發(fā)明的配置不限于上述優(yōu)選實(shí)施例，本發(fā)明也可以配置成如下形式。
(a)用于控制時(shí)鐘信號(hào)發(fā)生電路16的振蕩操作的控制電路不限于使用在優(yōu)選實(shí)施例中所描述的閂鎖電路21和RS觸發(fā)器24的控制電路，還可以使用其它的電路。
(b)本發(fā)明的申請(qǐng)目的不限于FM/AM接收器的接收電路和半導(dǎo)體集成電路，本發(fā)明也可以應(yīng)用于具有串行通信電路的任何電路和任何半導(dǎo)體集成電路。
根據(jù)本發(fā)明，由于可在開始串行通信時(shí)開始時(shí)鐘信號(hào)發(fā)生電路的振蕩操作，且當(dāng)串行通信終止時(shí)可停止該振蕩操作，因此可以降低該時(shí)鐘信號(hào)發(fā)生電路的功耗。
權(quán)利要求
1.一種起止同步型串行通信電路，包括轉(zhuǎn)換電路，用于接收由外部處理器輸出的串行數(shù)據(jù)并將該數(shù)據(jù)轉(zhuǎn)換成并行數(shù)據(jù)；時(shí)鐘信號(hào)發(fā)生電路，用于向該轉(zhuǎn)換電路提供時(shí)鐘信號(hào)；探測電路，用于探測從處理器發(fā)送的、指示時(shí)鐘信號(hào)發(fā)生電路停止其振蕩操作的結(jié)束代碼；以及控制電路，當(dāng)探測到表示開始傳輸串行數(shù)據(jù)的起始位時(shí)啟動(dòng)時(shí)鐘信號(hào)發(fā)生電路的振蕩操作，當(dāng)探測到結(jié)束代碼時(shí)則停止時(shí)鐘信號(hào)發(fā)生電路的振蕩操作。
2.根據(jù)權(quán)利要求1的起止同步型串行通信電路，其中所述探測電路包括閂鎖電路，用于鎖定處理器輸出的地址數(shù)據(jù)指定地址的、且跟隨該地址數(shù)據(jù)或者與該地址數(shù)據(jù)一起發(fā)送的結(jié)束代碼。
3.根據(jù)權(quán)利要求1的起止同步型串行通信電路，其中所述探測電路探測由處理器作為結(jié)束代碼輸出的地址數(shù)據(jù)，以及當(dāng)所述探測電路探測到該地址數(shù)據(jù)時(shí)，所述控制電路停止所述時(shí)鐘信號(hào)發(fā)生電路的振蕩操作。
4.根據(jù)權(quán)利要求1的起止同步型串行通信電路，其中所述探測電路包括解碼器，用于解碼處理器輸出的結(jié)束代碼并輸出用于停止所述時(shí)鐘信號(hào)發(fā)生電路的振蕩操作的信號(hào)。
5.一種包括起止同步型串行通信電路的半導(dǎo)體集成電路，所述起止同步型串行通信電路包括轉(zhuǎn)換電路，用于接收由外部處理器輸出的串行數(shù)據(jù)并將該數(shù)據(jù)轉(zhuǎn)換成并行數(shù)據(jù)；時(shí)鐘信號(hào)發(fā)生電路，用于向該轉(zhuǎn)換電路提供時(shí)鐘信號(hào)；探測電路，用于探測從處理器發(fā)送的、指示時(shí)鐘信號(hào)發(fā)生電路停止其振蕩操作的結(jié)束代碼；以及控制電路，當(dāng)探測到表示開始傳輸串行數(shù)據(jù)的起始位時(shí)啟動(dòng)時(shí)鐘信號(hào)發(fā)生電路的振蕩操作，當(dāng)探測到結(jié)束代碼時(shí)則停止時(shí)鐘信號(hào)發(fā)生電路的振蕩操作。
6.根據(jù)權(quán)利要求5的包括起止同步型串行通信電路的半導(dǎo)體集成電路，其中所述探測電路包括閂鎖電路，用于鎖定處理器輸出的地址數(shù)據(jù)指定地址的、且跟隨該地址數(shù)據(jù)或者與該地址數(shù)據(jù)一起發(fā)送的結(jié)束代碼。
全文摘要
當(dāng)探測到起始位時(shí)，起始位探測電路(15a)輸出用于啟動(dòng)時(shí)鐘信號(hào)發(fā)生電路(16)的振蕩操作。當(dāng)鎖定用于表示串行通信結(jié)束的結(jié)束代碼時(shí)，閂鎖電路(21)將該結(jié)束代碼輸出到解碼器(26)。解碼器(26)解碼該結(jié)束代碼，并輸出用于停止時(shí)鐘信號(hào)發(fā)生電路(16)的振蕩操作的信號(hào)。因此可以降低時(shí)鐘信號(hào)發(fā)生電路(16)的功耗。
文檔編號(hào)G06F1/04GK1745554SQ20048000321
公開日2006年3月8日 申請(qǐng)日期2004年1月30日 優(yōu)先權(quán)日2003年1月31日
發(fā)明者加藤伊三美, 宮城弘 申請(qǐng)人:株式會(huì)社豐田自動(dòng)織機(jī), 新瀉精密株式會(huì)社