專利名稱：用于調(diào)節(jié)數(shù)字處理部件供電電平的裝置以及操作此裝置的方法
技術(shù)領(lǐng)域：
本發(fā)明總的是指向低功耗集成電路，特別是指向用于調(diào)節(jié)數(shù)字處理部件供電功率電平的裝置以及操作此裝置的方法。
背景技術(shù)：
最近幾年，在集成電路(IC)的速度、功率以及復雜程度方面已經(jīng)有了很大的進步。例如專用集成電路(ASIC)芯片，中央處理器(CPU)芯片，數(shù)字信號處理器(DSP)芯片等。這些進步使得開發(fā)另一些設備中的單一芯片上的系統(tǒng)(SOC)的裝置成為可能。SOC裝置將所有的(或者幾乎所有的)復雜的電子系統(tǒng)集成到單一芯片中，諸如無線接收裝置(如，蜂窩電話、電視接收器、以及諸如此類的裝置)。
評估電子裝置性能的一個重要標準是功耗。對于使用電池工作的便攜式裝置，設計上做到使其功耗最低是一項最值得考慮的事項。由于使便攜式裝置的電池壽命最長是一項相當關(guān)鍵的目標，所以將便攜式裝置中所使用的集成電路的功耗降至最低是至關(guān)重要的。最近，使非便攜式電子裝置中的功耗最小化也變得相當重要。隨著消費者和商業(yè)用戶大范圍地使用電子產(chǎn)品，住宅業(yè)主和商業(yè)經(jīng)營者的用電費用也隨之增長了。電子裝置使用的增加是電力需求增長的主要原因，并使美國尤其是加利福尼亞的能源短缺成為更加引人關(guān)注的問題。
許多復雜的電子部件，如CPU和DSP，能在各種不同的時鐘速度下工作。一般來說，如果電子裝置在較慢的速度下工作，其使用的電能較少。這是因為，在一個給定的消耗功率的周期內(nèi)，傳輸?shù)男盘栯娖捷^低。在CPU和DSP中邏輯門開關(guān)的速度直接受到與邏輯門相連的供電電平VDD的影響。VDD越大，驅(qū)動門電路的電壓和電流越大，因而通過門電路的上升時間和傳輸延遲降低。相反，VDD越小，通過門電路的上升時間和傳輸延遲增大。這樣，如果CPU或DSP必須在相對高的時鐘頻率下工作，比如800MHz，VDD設定在高電平，如+3.3V或+2.4V。如果CPU或DSP能在相對低的時鐘頻率下工作，如50MHz，則VDD可設定在低電平，如+1.2V。
遺憾的是，早先的工藝沒能對很寬范圍的時鐘速度提供任何精密調(diào)節(jié)VDD電平的方法。典型地來講，DSP或者CPU可能只以兩種模式工作例如一種+3.3伏的高功率模式，一種+1.2伏的低功率模式。因此，在上述例子當中，如果DSP或者CPU必須在100MHz下而不是50MHz工作，在50MHz下使用的+1.2伏的VDD電平就不能滿足在100MHz下工作要求。這樣，DSP或者CPU將需要在+3.3伏的VDD下工作。但是，在+3.3伏的VDD電平上，CPU或者DSP會耗掉遠遠超過100MHz下工作所需要的功率。
因此，在大規(guī)模數(shù)字集成電路(如DSP、CPU)中，需要有精細調(diào)節(jié)VDD電平的電路和調(diào)節(jié)方法，以與很寬范圍的時鐘速度相匹配。尤其是需要將VDD電平精細調(diào)節(jié)到最佳的調(diào)節(jié)電路和方法，以確保大規(guī)模數(shù)字集成電路的上升時間和傳輸延遲與大規(guī)模集成電路工作的時間速度相匹配。
發(fā)明內(nèi)容
為了解決以上描述的已有技術(shù)的不足，本發(fā)明的主要目的是要提供一判別通路松弛時間鑒別器，用于動態(tài)自適應電壓比例調(diào)節(jié)器。按照一先進的實施方案，引入控制電路對具有可變工作頻率的數(shù)字處理部件的供電電平(VDD)進行調(diào)節(jié)。
控制電路由N個延時元件和電源功率調(diào)節(jié)電路組成。N個延時元件是串聯(lián)連接的，每個延時元件都有一個取決于VDD數(shù)值的延時(D)，施加到第一個延時元件的輸入端的時鐘脈沖順次通過N個延時元件傳送。
與N個延時元件相關(guān)聯(lián)的電源功率調(diào)節(jié)電路，具有調(diào)節(jié)VDD的能力，可以用來(i)監(jiān)測至少一個K延時元件和一個K+1延時元件的輸出，(ii)測定時鐘脈沖已經(jīng)到達K延時元件的輸出端，但還沒有到達K+1延時元件的輸出端，以及(iii)產(chǎn)生一個可以調(diào)節(jié)VDD如何響應的控制信號。
另一種實施例是，電源功率調(diào)節(jié)電路測定了時鐘脈沖是否在下一個時序的時鐘脈沖被施加到第一個延時元件輸入端時，已經(jīng)到達K延時元件輸出端，但還沒有到達K+1延時元件輸出端。
在相關(guān)的實施例中，從第一個延時元件輸入到第K個延時元件輸出的總延時大于數(shù)字處理部件的最大延時。
在另一個相關(guān)的實施例中，電源功率調(diào)節(jié)電路進一步可以用來(i)如果時鐘脈沖還沒有到達K延時元件輸出端時，提高VDD，以及(ii)如果時鐘脈沖已以到達K+1延時元件輸出端時降低VDD。
在另外一種相關(guān)的實施例中，電源調(diào)節(jié)電路可以進一步地用來監(jiān)控至少一個K-1延時元件、K延時元件、K+1延時元件以及一個K+2延時元件的輸出。按照該實施例，電源調(diào)節(jié)電路可以進一步用來測定時鐘脈沖已經(jīng)到達K-1延時元件的輸出端和K延時元件輸出端，但至少還沒有到達K+1延時元件輸出端。這樣電源調(diào)節(jié)電路可以進一步地用來(i)(a)如果時鐘脈沖還沒有到達K-1延時元件輸出端時，采用相對大的增量級提高VDD；(b)如果時鐘脈沖已經(jīng)到達K-1延時元件輸出但沒有到達K延時元件輸出端時，采用相對小的增量級提高VDD；以及(ii)(a)如果時鐘脈沖已經(jīng)到達K+1延時元件輸出端以及K+2延時元件輸出端時，采用相對大的增量級減小VDD；(b)如果時鐘脈沖已經(jīng)到達K+1延時元件輸出端但沒有到達K+2延時元件輸出端時，采用相對小的增量級減小VDD。
按照另一種更好的實施例，引入一種具有動態(tài)自適應電壓定標的數(shù)字處理部件組成的數(shù)字電路。數(shù)字電路可進一步包括一個可以調(diào)節(jié)的時鐘脈沖源，一只功率可調(diào)的電源以及用于調(diào)節(jié)可變電源電平VDD的控制電路。
數(shù)字處理部件可以在不同的時鐘頻率下工作?？烧{(diào)節(jié)的時鐘脈沖源可以向數(shù)字處理部件提供可變的頻率。功率可調(diào)的電源可以向數(shù)字處理部件提供VDD。控制電路由N個延時元件和電源功率調(diào)節(jié)電路組成。
N個延時元件是串聯(lián)連接的，每個元件都有一個由VDD值測定的延時D，這樣施加到第一只延時元件輸出上的時鐘脈沖順次通過N個延時元件傳送。與N個延時元件相關(guān)聯(lián)的電源功率調(diào)節(jié)電路，可以調(diào)節(jié)VDD，并且可以(i)監(jiān)測至少一個K延時元件和一個K+1延時元件的輸出，(ii)測定時鐘脈沖已經(jīng)到達K延時元件的輸出端，但還沒有到達K+1延時元件的輸出端，以及(iii)產(chǎn)生一個可以調(diào)節(jié)VDD如何響應的控制信號。
上述內(nèi)容已經(jīng)相當全面地概述了本發(fā)明的特點和技術(shù)先進性。這樣本專業(yè)的技術(shù)人員可以更好地了解以下發(fā)明的詳細介紹。本發(fā)明的其它特點和先進性將在下文中予以介紹。這些內(nèi)容將構(gòu)成本發(fā)明權(quán)利要求的主體。本專業(yè)的技術(shù)人員應當理解，他們可以為與本發(fā)明同樣的目的，毫無困難地使用已公開的本發(fā)明的概念和專門的實施例作為基礎(chǔ)，修改或設計另外的結(jié)構(gòu)。他們也應該認識到，這些等同的結(jié)構(gòu)并未在最大范圍內(nèi)背離本發(fā)明的精神和范圍。
在了解下面本發(fā)明的詳細描述之前，最好對本專利文件中通篇使用的一些詞語和短語進行定義術(shù)語“包括”以及“由....組成”，還有在此派生的，指沒有限制地包括；術(shù)語“或者”，是包括意指和/或；短語“與.......相關(guān)”以及“與些相關(guān)”，以及在此派生的，可以指包括，被包括在內(nèi)的，互相連接的，包含，包含在內(nèi)的，連接到或與....連接，插入，并列，與......接近，和........聯(lián)系或與.........聯(lián)系，有，有........特點，或類似的含義；術(shù)語“電路系統(tǒng)”指任何電路、裝置、部件或零件，它們至少控制一種操作，此類電路系統(tǒng)可以，如果情況許可和適合的話，以硬件、軟硬件結(jié)合，或同樣的至少兩種的組合的方式實現(xiàn)。某些詞語和短句的定義在本專利文件中通篇都有提供，那些普通的專業(yè)技術(shù)人員應該理解。在很多情況下，如果不是大多數(shù)情況的話，此類定義適用于以前，也適用于以后此類定義的詞語和短句的使用。
為了更完整地理解本發(fā)明及其優(yōu)點，現(xiàn)在參照下面結(jié)合附圖所作的說明，其中同樣的數(shù)字表示同樣的客體，其中圖1表示根據(jù)本發(fā)明的一種典型實施例的數(shù)字處理裝置的方塊圖。
圖2表示根據(jù)本發(fā)明的一種典型實施例，更為詳盡地表示了圖1中的自適應性電壓定標(AVS)松弛時間檢測器。
圖3是根據(jù)圖2中表示的典型實施例的自適應電壓定標(AVS)松弛時間檢測器工作的時序圖。
圖4A是根據(jù)本發(fā)明的第一個典型實施例的典型的延時元件。
圖4B是根據(jù)本發(fā)明的第二個典型實施例的典型的延時元件。
圖5表示根據(jù)本發(fā)明的另一個實施例的自適應電壓定標(AVS)松弛時間檢測器。以及圖6表示根據(jù)本發(fā)明的典型實施例的圖1中的數(shù)字處理系統(tǒng)中自適應電壓定標(AVS)松弛時間檢測器的工作方法的流程圖。
具體實施例方式
下面只是以圖解方式討論圖1至圖6，以及用來描述本專利文件中的發(fā)明原理的各種實施例，不能以任何方式予以引證來限制本發(fā)明的范圍。那些專業(yè)人士將會了解，本發(fā)明的基本原理可以在任何適當設計的數(shù)字處理裝置中得以實施。
圖1是本發(fā)明的一種代表性的實施例的數(shù)字處理裝置100的方塊圖。數(shù)字處理裝置100包括晶體振蕩器105，鎖相環(huán)路(PLL)頻率合成器110，自適應電壓定標(AVS)時鐘發(fā)生器115，一只標名DSP/CPU系統(tǒng)的數(shù)字處理部件120，自適應電壓定標(AVS)松弛時間檢測器125，以及自適應電壓定標(AVS)電源130。
典型的晶體振蕩器105產(chǎn)生一個輸出基準頻率信號，在此信號中，輸出的基準頻率取決于壓電晶體的機械特性。典型的PLL頻率合成器110和晶體振蕩器105的輸出聯(lián)接，產(chǎn)生CLKEXT信號，此信號的工作頻率是晶體振蕩器105提供的基準頻率的倍數(shù)。CLKEXT信號可以作為一套時鐘頻率。
典型的AVS時鐘發(fā)生器115與PLL頻率合成器110、數(shù)字處理部件120以及AVS松弛時間檢測器125的輸出連接，并分別作為輸入接收CLKEXT信號、頻率控制信號以及穩(wěn)定信號。頻率控制信號設定所想要的工作時鐘頻率fclk，fclk只是CLKEXT信號中某一典型的分數(shù)值頻率。例如，如果CLKEXT信號為1.6GHz，AVS時鐘發(fā)生器115可以用4除CLKEXT信號，產(chǎn)生一個400MHz的時鐘信號作為CLK信號提供給DSP/CPU系統(tǒng)120。正如下面要較為詳細地解釋的那樣，穩(wěn)定信號向AVS時鐘發(fā)生器115指示電源電壓VDD已被調(diào)節(jié)到足以與CLK信號希望得到的時鐘速度匹配的水平。當穩(wěn)定信號得以激活，CLK信號就被施加到DSP/CPU系統(tǒng)120上。
在操作中，如果希望得到的工作頻率低于目前的工作頻率，系統(tǒng)時鐘CLK信號和調(diào)節(jié)器時鐘信號REGCLK兩者的頻率同時變成新值fregclk＝a(fclk)，這里a是一個不變值，例如a＝1或a＝1/2。如果希望的工作頻率高于目前的工作頻率，首先改變REGCLK的頻率。然后，當VDD電源電壓到達新的穩(wěn)態(tài)值時，穩(wěn)定信號被啟動，系統(tǒng)時鐘頻率更新為fclk＝fregclk/a。如果a＝1，在穩(wěn)定狀態(tài)，CLK和REGCLK信號有相同的頻率和相位。
一般來說，DSP/CPU系統(tǒng)120可以是用來進行數(shù)學計算和可以適當?shù)鼐幊痰娜魏螖?shù)字處理元件。這意味著數(shù)字處理部件120可以被用來處理不同類型的信息，包括聲音、圖像、視頻以及類似信息。按照目前的實施例，DSP/CPU系統(tǒng)120有可變的工作頻率，可以連接到AVS時鐘發(fā)生器115和AVS電源130的輸出端。DSP/CPU系統(tǒng)120產(chǎn)生頻率控制信號，并與相關(guān)的處理系統(tǒng)(未示出)進行輸入/輸出(I/O)數(shù)據(jù)通信(所述的未示出的相關(guān)處理系統(tǒng)如移動通信單元、計算系統(tǒng)以及類似的系統(tǒng))。
典型的AVS松弛時間檢測器125是一個根據(jù)本發(fā)明的原理設計的關(guān)鍵的路徑松弛時間識別器。AVS松弛時間檢測器125包括N個延時元件和電源調(diào)節(jié)電路(參考圖2所示)組成，可以控制AVS電源130去調(diào)節(jié)VDD。N個延時元件是串聯(lián)連接的，每個元件都有一個由VDD值測定的延時(D)，這樣施加到首個延時元件上的輸入端的時鐘脈沖通過N個延時元件傳送。與N個延時元件相關(guān)聯(lián)的電源調(diào)節(jié)電路可以調(diào)節(jié)VDD，并且可以用來(i)監(jiān)測至少一個K延時元件和一個K+1延時元件的輸出，(ii)測定時鐘脈沖已經(jīng)到達K延時元件的輸出端，但還沒有到達K+1延時元件的輸出端，以及(iii)產(chǎn)生一個可以調(diào)節(jié)VDD如何響應的控制信號。
圖2更為詳細地說明根據(jù)本發(fā)明的典型實施例的AVS松弛時間檢測器125。AVS松弛時間檢測器125由N個順次排列的延時元件201組成，包括典型的延時元件201A，201B，201C和201D，反相器205，狀態(tài)寄存器210，譯碼器215，以及數(shù)字濾波器220。狀態(tài)寄存器210還包括雙穩(wěn)定觸發(fā)器(FF)211以及雙穩(wěn)定觸發(fā)器(FF)212。譯碼器215包括反相器216。
在REGCLK時鐘信號的脈沖上升邊將通過N個序列延時元件201鏈中的每個延時元件連續(xù)傳送。N個延時元件201是相同的元件，用與作為DSP/CPU系統(tǒng)120的門電路相同的工藝制成。這樣，在N個延時元件鏈中的每個延時元件的輸入(I)和其輸出(O)端之間都有一個可變的傳輸延時D，在實質(zhì)上與所有其它N個延時元件201的可變傳輸延時D相等。傳輸延時據(jù)稱可以變動，因為電源的電平VDD會影響傳輸延時D。當VDD增加時，每個延時元件201的傳輸延時D會降低。當VDD降低時，每個延時元件201的傳輸延時D會提高。
這樣，對于一個給定的VDD值，從第一個延時元件(也就是延時元件201A)的輸入端到K個延時元件(也就是延時元件201C)輸出端的組合傳輸延遲為K·D(也就是K乘以D)。典型的延時元件201A，201B，201C和201D將順次由其對應的延時D1，D2，D(K)以及D(K+1)所標記。從首個延時元件輸入到K延時元件輸出的組合傳輸延時，KxD，被用來模擬通過DSP/CPU系統(tǒng)120的最長的傳輸延時，包括傳輸延時的安全余量M，在a≠1時通過一個適當?shù)南禂?shù)進行換標。例如，如果通過DSP/CPU系統(tǒng)120的最長的傳輸延時小于或等于6D(也就是6個傳輸延時)，那么K值可以被設定為8，以使K延時元件的輸出代表8個傳輸延時(8D)，安全余量M為兩個傳輸延時。在另一個實施例中，K值可以被設定為7，以使K延時元件的輸出表示7個傳輸延時(7D)，安全余量M為一個傳輸延時。在再一個實施例中，K值可以被設定為9，以使K延時元件的輸出表示9個傳輸延時(9D)，安全余量M為3個傳輸延時。
如果VDD值增大，通過DSP/CPU系統(tǒng)120的最長的傳輸延時減小，如果VDD值減小，通過DSP/CPU系統(tǒng)120的最長的傳輸延時將增大。但是，因為延時元件201是通過相同的工藝作為DSP/CPU系統(tǒng)120中的門電路而制造的，在K延時元件(也就是延時元件201C)的輸出端的組合延時K·D將按比例而變，從而跟蹤通過DSP/CPU系統(tǒng)120的最長傳輸延時。AVS松弛時間檢測器125的目的是為了控制VDD的電平，使得在延時元件201A輸入端被接收，接收到的REGCLK時鐘信號的上升邊傳輸?shù)終延時元件(也就是延時元件201C)的輸出端。但在到REGCLK時鐘信號接收到下降邊時，還不能傳輸?shù)終+1延時元件的輸出端。如果上升邊傳輸?shù)終+1延時元件(也就是延時元件201D)或更遠的輸出端，那么VDD對于REGCLK時鐘信號的目前時鐘速度來說是太大了，電能將被浪費。如果上升邊沒有盡可能地傳輸K延時元件(也就是延時元件201C)的輸出端，那么VDD對于REGCLK時鐘信號的目前時鐘速度來說是太低了，于是由于通過DSP/CPU系統(tǒng)120的傳輸延時最長，將會產(chǎn)生錯誤。
圖3是一時序圖，說明根據(jù)圖2中表示的典型實施例的AVS松弛時間檢測器125工作的時序圖。如圖表示了一個解釋性的時鐘脈沖。最初，REGCLK時鐘信號為低電平(邏輯0)。反相器205將REGCLK時鐘信號反相，生成REGCLK*時鐘信號，此信號將被加到N個延時元件201的每個元件的復位(R)輸入端。初始，REGCLK*時鐘信號為高電平(邏輯1)，迫使每個延時元件201的輸出端(O)為邏輯0。
當REGCLK時鐘信號為邏輯1(也就是時鐘脈沖的上升邊)，REGCLK*時鐘信號為邏輯0，從而從所有延時元件201消除復位(R)信號。在第一次傳輸延時D1以后，延時元件201A的輸出端，標為端口1，為邏輯1(如虛線所示)。在第二次傳輸延時D2以后，延時元件201B的輸出端，標為端口2，為邏輯1。時鐘脈沖的上升邊就這樣通過N個延時元件201鏈持續(xù)傳輸。
在K次傳輸延時D(K)以后，延時元件201C的輸出信號，標為端口K，為邏輯1(如虛線所示)。
在K+1次傳輸延時D(K+1)以后，延時元件201D的輸出端，標為端口K+1，正常情況為邏輯1。但是，REGCLK時鐘信號的下降邊在K+1傳輸延時結(jié)束之前就已產(chǎn)生。REGCLK時鐘信號的下降邊引起REGCLK*時鐘信號成為邏輯1(也就是上升邊)，因此將復位(R)信號施加到所有的N個延時元件201上，將所有的N個延時元件201的輸出(O)重新復位為邏輯0。
狀態(tài)寄存器210中的雙穩(wěn)態(tài)觸發(fā)器(FF)211監(jiān)控著延時元件201C(也就是端口K)的輸出端，狀態(tài)寄存器210中的雙穩(wěn)態(tài)觸發(fā)器(FF)212監(jiān)控著延時元件201D(也就是端口K+1)的輸出端。REGCLK*時鐘信號的上升邊導致FF211和FF212在輸出信號復位前，讀出延時元件201C和201D的輸出信號值。這樣，延時元件201C和201D的輸出狀態(tài)，稱為“狀態(tài)(A，B)”，在REGCLK時鐘信號的每次下降邊(也就是REGCLK*時鐘信號的上升邊)上讀出。
在最佳條件下，REGCLK時鐘信號的上升邊只能盡可能遠地傳送到K延時元件(也就是延時元件201C)的輸出端。這樣，在最佳條件下，A＝1，B＝0，狀態(tài)(A，B)＝10。如果VDD太低，REGCLK時鐘信號的上升邊不能傳送到K延時元件的輸出端，則狀態(tài)(A，B)＝00。如果VDD太高，REGCLK時鐘信號的上升邊至少可以傳送到K+1延時元件的輸出端，則狀態(tài)(A，B)＝11。
譯碼器215讀出狀態(tài)(A，B)的值，產(chǎn)生控制信號“UP”(上升)，增大VDD；或者，控制信號“DOWN”(下降)，減小VDD。在最佳條件下，狀態(tài)(A，B)＝10，這樣UP＝0，DOWN＝0，VDD不會變化。如果VDD太低，狀態(tài)(A，B)＝00，這樣UP＝1，DOWN＝0，VDD將增大。如果VDD太高，狀態(tài)(A，B)＝11，這樣UP＝0，DOWN＝1，VDD將減小。
根據(jù)一典型的實施例，與K延時元件輸出信號對應的值A(chǔ)代表原始信號STEADY IN(穩(wěn)定信號輸入)。STEADY IN信號可以在0和1之間傳送，直到VDD的值被調(diào)節(jié)到穩(wěn)定狀態(tài)。數(shù)字濾波器220接收STEADY IN信號，在將STEADY(穩(wěn)定)信號輸出設定在邏輯1之前，確定何時STEADY IN已經(jīng)成為穩(wěn)定的邏輯1上，借此啟動AVS時鐘發(fā)生器115。例如，數(shù)字濾波器220可以作為一個計數(shù)器，在STEADY信號設為邏輯1之前，對10個連續(xù)STEADYIN＝1的值進行計數(shù)。如果在計數(shù)到10之前，STEADY IN已切換到邏輯0，計數(shù)器將復位為零，計數(shù)從頭開始。
圖4A表示根據(jù)本發(fā)明第一個典型實施例的典型的延時元件201，該延時元件201包括反相器401和或非門402。當復位信號(R)為邏輯1時，迫使或非門402的輸出(O)為邏輯0，而與輸入(I)無關(guān)。當復位信號(R)為邏輯0時，輸入信號I可到達或非門402的輸出端(O)。這樣，如果(R)＝0，在延時元件201的輸入信號(I)的上升邊由反相器401反相并由或非門401再次反相，這樣，在總延時等于反相器401和或非門402的總傳輸延時后，在延時元件201的輸出端(O)處出現(xiàn)上升邊。
圖4B表示根據(jù)本發(fā)明第二個典型實施例的延時元件201，該延時元件201由或非門402和奇數(shù)個反相器401組成，包括典型的反相器401A和401B，以及或非門402。當復位信號(R)為邏輯1時，或非門402的輸出端判為邏輯0，與輸入(I)無關(guān)。當復位信號(R)為邏輯0時，輸入信號I可以到達或非門402的輸出端(O)。這樣，如果(R)＝0，在延時元件201上的輸入信號I的上升邊被反相器401A和401B反相了奇數(shù)次，最后由或非門再反相一次。這樣，發(fā)生了偶數(shù)次反相，且在總延時等于或非門402和所有反相器401A到401B的總傳輸延時后，在延時元件201的輸出(O)出現(xiàn)上升邊。這樣，延時元件201的總延時可以用改變延時元件201中的反相器的數(shù)量來控制。熟悉本專業(yè)的技術(shù)人員也會認識到，只要有反相功能的其它類型門電路都可以代替這里的反相器401。一般來說，可使用任何能接收輸入信號I并產(chǎn)生反向輸出I*的門電路。
圖5更詳細地說明根據(jù)本發(fā)明的另一個實施例的AVS松弛時間檢測器125。在圖2中說明的AVS松弛時間檢測器125的第一個實施例生成兩個控制信號，名為UP和DOWN，它們可以用相對粗糙的增幅或減幅來調(diào)節(jié)VDD的電平。按照圖5中表示的實施例，AVS松弛時間檢測器125生成多個控制信號，它們可以用來通過相對較小或較大的幅度來使VDD的電平增加或減少。
圖5中的AVS松弛時間檢測器125在很多方面與圖2中表示的AVS松弛時間檢測器125是相同的。主要不同是在受到監(jiān)控的延時元件201的輸出的數(shù)量上。圖2中表示的AVS松弛時間檢測器125只監(jiān)控兩個延時元件201輸出(也就是K和K+1)。圖5中的AVS松弛時間檢測器125監(jiān)控多于兩個延時元件201的輸出。在圖5中，狀態(tài)寄存器210監(jiān)控著端口R到端口R+P的輸出，代表總共P+1延時元件201的輸出。
考慮一個典型實施例，該實施例中，在通過DSP/CPU系統(tǒng)120的最長傳輸延時小于或等于6D(也就是6個傳輸延時)。如果安全余量M為一個傳輸延時，P等于3，那么端口R為第7個延時元件的輸出端，端口R+1為第8個延時元件的輸出端，端口R+2為第9個延時元件的輸出端，端口R+3為第10個延時元件的輸出端。這4個延時元件輸出分別代表K-1延時元件、K延時元件、K+1延時元件以及K+2延時元件的輸出。
而且，AVS松弛時間檢測器125的任務是控制VDD的電平，以便在延時元件201A的輸入端上接收到的REGCLK時鐘信號的上升邊傳輸?shù)終延時元件(端口R+1)的輸出端，但在接受到REGCLK時鐘信號的下降邊之前，傳輸不到K+1延時元件(端口R+2)的輸出端。這樣，在最佳條件下，狀態(tài)(K-1，K，K+1，K+2)值＝1100。但是，和在圖2中的情況不同，圖5中的譯碼器215可以按照狀態(tài)(K-1，K，K+1，K+2)值，生成多個具有不同增量等級和減量等級的VDD控制信號。
例如，如果狀態(tài)(K-1，K，K+1，K+2)值為0000，那么譯碼器215可以生成一個LARGEUP控制信號，此信號以相對較大的增量級(例如+0.1伏特)提高VDD?？梢愿鼮檠杆俚丶m正VDD大的差誤。如果狀態(tài)(K-1，K，K+1，K+2)值為1000，那么譯碼器215可以生成一個SMALLUP控制信號，此信號以相對較小的增量級(例如+0.01伏特級長)提高VDD。這樣，以較小的增量來提高VDD對小誤差的矯枉過正。
例如，如果狀態(tài)(K-1，K，K+1，K+2)值為1111，那么譯碼器215可以生成一個LARGEDOWN控制信號，此信號以相對較大的增量級(例如-0.1伏特)降低VDD?？梢愿鼮檠杆俚丶m正VDD大的差誤。如果狀態(tài)(K-1，K，K+1，K+2)值為1110，那么譯碼器215可以生成一個SMALL DOWN控制信號，此信號以相對較小的增量級(例如-0.01伏特)降低VDD。這樣，以較小的增量來降低VDD，對小的誤差不致引起影響。
通過本發(fā)明的另一種實施例，例如，狀態(tài)寄存器210可以監(jiān)控6個延時元件201輸出，因此可以為VDD電平提供更多的粗調(diào)和微調(diào)。例如，在最佳條件下，狀態(tài)(K-2，K-1，K，K+1，K+2，K+3)值＝111000。如果狀態(tài)(K-2，K-1，K，K+1，K+2，K+3)值＝000000，100000，或者110000，那么譯碼器215可以分別生成LARGE UP，MEDIUM UP或SMALL UP控制信號。如果狀態(tài)(K-2，K-1，K，K+1，K+2，K+3)值＝111111，111110，或者111100，那么譯碼器215可以分別生成LARGE DOWN，MEDIUM DOWN或SMALL DOWN控制信號。
在前面的實施例中，AVS松弛時間檢測器125的工作是用兩個觸發(fā)器事件來介紹的，即首次產(chǎn)生的REGCLK時鐘信號的上升邊和隨后的REGCLK時鐘信號的下降邊，它們被用來進行松弛時間的監(jiān)測和控制VDD的電平。但是，這僅僅是為了說明，不應被引證來限制本發(fā)明的范圍。那些專業(yè)人士將認識到AVS松弛時間檢測器125可以很容易地重新配置，以便首次產(chǎn)生的REGCLK時鐘信號的下降邊和隨后的REGCLK時鐘信號的上升邊可以被用來作為觸發(fā)器事件，以監(jiān)測松弛時間，并控制VDD的電平。
圖6表示了流程圖600，此圖按照本發(fā)明的典型實施例，說明了AVS松弛時間檢測器125在數(shù)字處理系統(tǒng)100中的運轉(zhuǎn)過程。首先，DSP/CPU系統(tǒng)120設定FREQUENCY CONTROL(頻率控制)信號值，以建立一個新的標稱時鐘工作速度(例如50MHz)(處理步驟605)。接著，AVS松弛時間檢測器125監(jiān)測REGCLK信號，并確定松弛時間量，(如果有的話)。按照上面的解釋，松弛時間是DSP/CPU系統(tǒng)120中的最長的傳輸延時和REGCLK時鐘信號的脈沖寬度(處理級610)之間的差值。DSP/CPU系統(tǒng)120中最長的傳輸延時是由在K延時元件201的輸出端的總延時KxD表示，REGCLK時鐘信號的脈沖寬度是REGCLK時鐘信號是在一個上升時鐘脈沖邊和接下去一個下降時鐘脈沖邊之間的時間長度。也可認為，REGCLK時鐘信號的脈沖寬度可以是REGCLK時鐘信號在下降時鐘脈沖邊和接下去一個上升時鐘脈沖邊之間的時間長度。如果松弛時間太長，VDD減小(處理步驟615和620)。如果松弛時間太短，VDD增加(處理步驟625和630)。否則，AVS松弛時間檢測器125持續(xù)監(jiān)測REGCLK信號，確定松弛時間的大小，(如果有的話)(處理步驟610)。
雖然本發(fā)明已被詳細介紹，本專業(yè)技術(shù)人員應了解他們可以在不脫離本發(fā)明的原質(zhì)和范圍內(nèi)，進行各種修改，取代以及更換。
權(quán)利要求
1.一種用于調(diào)節(jié)具有各種工作頻率的數(shù)字處理部件的電源電平(VDD)的控制電路，其特征在于上述的控制電路包括串聯(lián)連接的N個延時元件，此N個延時元件的每個元件具有由供電電平(VDD)值測定的延時D，使得加到首個延時元件輸出端的時鐘脈沖邊可以通過上述的N個延時元件順次得以傳輸，并且，電源調(diào)節(jié)電路可以調(diào)節(jié)VDD，上述的電源調(diào)節(jié)電路可用來(i)監(jiān)測至少K延時元件和K+1延時元件的輸出，(ii)測定上述的時鐘脈沖邊已經(jīng)到達上述的K延時元件的輸出端，但還沒有到達所說的K+1延時元件的輸出端，以及(iii)產(chǎn)生一個可以調(diào)節(jié)VDD的控制信號。
2.按權(quán)利要求1所述的用于調(diào)節(jié)電源電平的控制電路，其特征在于所述的電源調(diào)節(jié)電路確定所述的時鐘脈沖邊在下一個時鐘脈沖邊被加到所述的延時元件輸入端時，已經(jīng)到達所述的K延時元件輸出端，但還沒有到達所述的K+1延時元件輸出端。
3.按權(quán)利要求2中所述的用于調(diào)節(jié)電源電平的控制電路，其特征在于從所述的首個延時元件輸入到所述的K延時元件輸出的總的延時大于以常數(shù)標定的所述的數(shù)字處理部件的最大延時。
4.按權(quán)利要求2所述的用于調(diào)節(jié)電源電平的控制電路，其特征在于所述的電源調(diào)節(jié)電路在所述的時鐘脈沖邊還沒有到達所述的K延時元件輸出端時，提高供電電平(VDD)。
5.按權(quán)利要求2所述的用于調(diào)節(jié)電源電平的控制電路，其特征在于所述的電源調(diào)節(jié)電路在所述的時鐘脈沖邊已經(jīng)到達所述的K+1延時元件輸出端時，降低供電電平(VDD)。
6.按權(quán)利要求2所述的用于調(diào)節(jié)電源電平的控制電路，其特征在于所述的電源調(diào)節(jié)電路可以進一步地用于監(jiān)測至少一個K-1延時元件，所述的K延時元件，所述的K+1延時元件以及一個K+2延時元件的輸出信號。
7.按權(quán)利要求6所述的用于調(diào)節(jié)電源電平的控制電路，其特征在于所述的電源調(diào)節(jié)電路，可以進一步地用于確定所述的時鐘脈沖邊已經(jīng)到達所述的K-1延時元件和所述的K延時元件的輸出端，還沒有到達所述的K+1延時元件的輸出端。
8.按權(quán)利要求7所述的用于調(diào)節(jié)電源電平的控制電路，其特征在于所述的電源調(diào)節(jié)電路在所述的時鐘脈沖邊還沒有到達所述的K-1延時元件輸出端時，以相對大的增量提高供電電平(VDD)。
9.按權(quán)利要求8所述的用于調(diào)節(jié)電源電平的控制電路，其特征在于所述的電源調(diào)節(jié)電路在所述的時鐘脈沖邊已經(jīng)到達所述的K-1延時元件輸出端，但還沒有到達所述的K延時元件輸出端時，以相對小的增量提高供電電平(VDD)。
10.按權(quán)利要求7所述的用于調(diào)節(jié)電源電平的控制電路，其特征在于所述的電源調(diào)節(jié)電路在所述的時鐘脈沖邊已經(jīng)到達所述的K+1延時元件和所述的K+2延時元件輸出端時，以相對大的減量降低供電電平(VDD)。
11.按權(quán)利要求10所述的用于調(diào)節(jié)電源電平的控制電路，其特征在于所述的電源調(diào)節(jié)電路在所述的時鐘脈沖邊已經(jīng)到達所述的K+1延時元件輸出端，但還沒有到達所述的K+2延時元件輸出端時，以相對小的減量降低供電電平(VDD)。
12.一種用于調(diào)節(jié)具有可變工作頻率的數(shù)字處理部件的電源電平(VDD)的控制電路的工作方法，控制電路工作方法的特征在于包括以下步驟向串聯(lián)的N個延時元件的第一個延時元件的輸入端加一時鐘脈沖、所述的由供電電平(VDD)值測定的具有延時D的N個延時元件的每一個延時元件是串聯(lián)的，所述的所加的時鐘脈沖邊通過所述的N個延時元件順次傳輸；監(jiān)測至少一個K延時元件和一個K+1延時元件的輸出信號；確定所述的時鐘脈沖邊已經(jīng)到達所述的K延時元件的輸出端，且還沒有到達所述的K+1延時元件的輸出端；以及生成一個能夠調(diào)節(jié)VDD的控制信號。
13.按權(quán)利要求12中所述的用于操作調(diào)節(jié)電源電平VDD的控制電路的方法，其特征在于進一步包括確定當下一個順序時鐘脈沖加到所述的第一個延時元件輸入端時，所述時鐘脈沖邊已經(jīng)到達所述的K延時元件輸出端，且還沒有達到所述的K+1延時元件輸出端的步驟。
14.按權(quán)利要求13中所述的用于操作調(diào)節(jié)電源電平VDD的控制電路的方法，其特征是從所述的第一個延時元件輸入到所述的K延時元件輸出為止總的延時大于由常數(shù)標定的所述的數(shù)字處理部件的最大延時。
15.按權(quán)利要求13所述的用于操作調(diào)節(jié)電源電平VDD的控制電路的方法，其特征在于進一步包括在所述的時鐘脈沖邊還沒有到達所述的K延時元件輸出端時，提高VDD的步驟。
16.按權(quán)利要求13所述的用于操作調(diào)節(jié)電源電平VDD的控制電路的方法，其特征在于進一步包括在所述的時鐘脈沖邊已經(jīng)到達所述的K+1延時元件輸出端時，降低VDD的步驟。
17.按權(quán)利要求13所述的用于操作調(diào)節(jié)電源電平VDD的控制電路的方法，其特征在于進一步包括監(jiān)測至少一個K-1延時元件、所述的K延時元件、所述的K+1延時元件以及一個K+2延時元件的輸出信號的步驟。
18.按權(quán)利要求17所述的用于操作調(diào)節(jié)電源電平VDD的控制電路的方法，其特征在于進一步包括所述的時鐘脈沖邊已經(jīng)到達所述的K-1延時元件和所述的K延時元件輸出端，但沒有到達所述的K+1延時元件輸出端的確定步驟。
19.按權(quán)利要求18所述的用于操作調(diào)節(jié)電源電平VDD的控制電路的方法，其特征在于進一步包括在所述的時鐘脈沖邊還沒有到達所述的K-1延時元件輸出端時以相對較大的增量值提高VDD的步驟。
20.按權(quán)利要求19所述的用于操作調(diào)節(jié)電源電平VDD的控制電路的方法，其特征在于進一步包括在所述的時鐘脈沖邊已經(jīng)到達所述的K-1延時元件輸出端，但還沒有到達所述的K延時元件輸出端時，以相對較小的增量值提高VDD的步驟。
21.按權(quán)利要求18所述的用于操作調(diào)節(jié)電源電平VDD的控制電路的方法，其特征在于進一步包括在所述的時鐘脈沖邊已經(jīng)到達所述的K+1延時元件以及所述的K+2延時元件輸出端時，以相對較大的減量值降低VDD的步驟。
22.按權(quán)利要求21所述的用于操作調(diào)節(jié)電源電平VDD的控制電路的方法，其特征在于進一步包括在所述的時鐘脈沖邊已經(jīng)到達所述的K+1延時元件輸出端，但還沒有到達所述的K+2延時元件輸出端時，以相對較小的減量值降低VDD的步驟。
23.一種數(shù)字電路，其特征在于包括一個能夠在不同的時鐘頻率下工作的數(shù)字處理部件；一個可以調(diào)節(jié)的能夠向所述的數(shù)字處理部件提供可變時鐘頻率的時鐘脈沖源；一個可以調(diào)節(jié)的能夠向所述的數(shù)字處理部件提供可變電源電平VDD的電源；以及用于調(diào)節(jié)VDD的控制電路，該控制電路包括有N個串聯(lián)連接的延時元件，每個所述的N個延時元件具有一個由VDD值測定的延時D，使得加到首個延時元件的輸出端的時鐘脈沖邊會通過所述的N個延時元件相繼傳輸；以及有可以調(diào)節(jié)VDD的電源調(diào)節(jié)電路，所述的電源調(diào)節(jié)電路可以(i)監(jiān)測至少K延時元件和K+1延時元件的輸出，(ii)測定上述的時鐘脈沖邊已經(jīng)到達上述的K延時元件的輸出端，但還沒有到達所說的K+1延時元件的輸出端，以及(iii)產(chǎn)生一個可以調(diào)節(jié)VDD的控制信號。
24.按權(quán)利要求23中所述的數(shù)字電路，其特征在于所述的電源調(diào)節(jié)電路，確定當下一個順序時鐘脈沖加到所述的第一個延時元件輸入端時，所述的時鐘脈沖邊已經(jīng)到達所述的K延時元件的輸出，，但還沒有到達所述的K+1延時元件的輸出端。
25.按權(quán)利要求24所述的數(shù)字電路，其特征在于所述的第一個延時元件輸入到所述的K延時元件輸出的總的延時，大于數(shù)字處理部件的最大延時。
26.按權(quán)利要求24所述的數(shù)字電路，其特征在于所述的電源調(diào)節(jié)電路在所述的時鐘脈沖邊還沒有到達所述的K延時元件輸出端時，提高VDD。
27.按權(quán)利要求24所述的數(shù)字電路，其特征在于所述的電源調(diào)節(jié)電路在所述的時鐘脈沖邊已經(jīng)到達所述的K+1延時元件輸出端時，降低VDD。
28.按權(quán)利要求24所述的數(shù)字電路，其特征在于所述的電源調(diào)節(jié)電路能進一步監(jiān)測至少一個K-1延時元件、所述的K延時元件、所述的K+1延時元件以及K+2延時元件的輸出信號。
29.按權(quán)利要求28所述的數(shù)字電路，其特征在于所述的電源調(diào)節(jié)電路能進一步用來確定所述的時鐘脈沖邊已經(jīng)到達所述的K-1延時元件和所述的K延時元件輸出的輸出端，但還沒有到達所述的K+1延時元件輸出信號端。
30.按權(quán)利要求29所述的數(shù)字電路，其特征在于所述的電源調(diào)節(jié)電路在所述的時鐘脈沖邊還沒有到達所述的K-1延時元件輸出端時，以相對較大的增量來提高VDD。
31.按權(quán)利要求30所述的數(shù)字電路，其特征在于所述的電源調(diào)節(jié)電路在所述的時鐘脈沖邊已經(jīng)到達所述的K-1延時元件輸出端，但還沒有到達所述的K延時元件輸出端時，以相對較小的增量來提高VDD。
32.按權(quán)利要求29所述的數(shù)字電路，其特征在于所述的電源調(diào)節(jié)電路在所述的時鐘脈沖邊已經(jīng)到達所述的K+1延時元件以及所述的K+2延時元件輸出端時，以相對較大的減量來降低VDD。
33.按權(quán)利要求32所述的數(shù)字電路，其特征在于所述的電源調(diào)節(jié)電路在所述的時鐘脈沖邊已經(jīng)到達所述的K+1延時元件輸出端，但還沒有到達所述的K+2延時元件輸出端時，以相對較小的減量來降低VDD。
全文摘要
本發(fā)明公開了調(diào)節(jié)有可變工作頻率數(shù)字處理部件(100)的供電電平(VDD)的控制電路(125)。此控制電路(125)由N個延時元件(201)和電源功率調(diào)節(jié)電路(210、215、220)組成。N個延時元件(201)是通過串聯(lián)連接的。每個元件都有一個由VDD值測定的延時D。這樣施加到首個延時元件(201A)輸入端的時鐘脈沖會通過N個延時元件(201N)相繼傳送。電源功率調(diào)節(jié)電路(210、215、220)可以調(diào)節(jié)VDD，并且可以用來(i)監(jiān)測至少K延時元件(201)和K+1延時元件(201)的輸出，(ii)測定時鐘脈沖已經(jīng)到達K延時元件(201)的輸出，但還沒有到達K+1延時元件(201)的輸出，以及(iii)產(chǎn)生一個可以調(diào)節(jié)VDD響應的控制信號。
文檔編號G06F1/26GK1643477SQ03806203
公開日2005年7月20日 申請日期2003年1月17日 優(yōu)先權(quán)日2002年1月19日
發(fā)明者德雷根·麥克斯莫維克, 桑迪普·德哈 申請人:國家半導體公司