專利名稱：用于校正并行/串行接口中的波動的緩沖網(wǎng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及輸入/輸出(I/O)數(shù)據(jù)傳輸設(shè)備，更具體地說，本發(fā)明涉及I/O數(shù)據(jù)傳輸通路中的先進先出(FIFO)緩沖設(shè)備背景技術(shù)InfiniBand(InfiniBand Trade Association，Portland，Oregon的注冊商標(biāo))體系結(jié)構(gòu)是對基于通道的、交換結(jié)構(gòu)技術(shù)擬定的新通用I/O規(guī)范，整個硬件業(yè)和軟件業(yè)均可以采用這種規(guī)范。

圖1a示出與InfiniBand網(wǎng)絡(luò)100有關(guān)的網(wǎng)絡(luò)和部件。基于InfiniBand的網(wǎng)絡(luò)用于滿足需要大量帶寬的網(wǎng)絡(luò)應(yīng)用，例如通過因特網(wǎng)綜合了語音、數(shù)據(jù)和視頻的網(wǎng)絡(luò)應(yīng)用。InfiniBand體系結(jié)構(gòu)正由包括許多硬件公司和軟件公司的InfiniBand Trade Association開發(fā)。其魯棒的分層設(shè)計可以使多個計算機系統(tǒng)與外圍設(shè)備更容易一起作為一個高性能的、高可用性服務(wù)器工作。
作為以結(jié)構(gòu)為中心的、基于消息的體系結(jié)構(gòu)，InfiniBand最適于多種網(wǎng)絡(luò)應(yīng)用中的群集、輸入/輸出擴展以及本機附件。InfiniBand技術(shù)可以用于建立遠程卡籠15，也可以連接到附加主機35、路由器40或磁盤陣列。InfiniBand的特征還在于，增強故障隔離、支持冗余以及內(nèi)置故障切換(failover)能力，從而提供高網(wǎng)絡(luò)可靠性和可用性。因為以高性能和高可靠性為特征，所以這些設(shè)備對包括服務(wù)器和存儲區(qū)網(wǎng)絡(luò)的大量網(wǎng)絡(luò)基礎(chǔ)設(shè)施部件提供解決方案。
在圖1b中，以示例形式示出部分圖1a所示網(wǎng)絡(luò)內(nèi)的InfiniBand部件的方框圖。這些部件具有分別構(gòu)成部分目標(biāo)通道適配器(TCA)10、主機通道適配器(HCA)20、互連交換設(shè)備30以及路由器40的各輸入/輸出接口，它們分別具有包括InfiniBand技術(shù)鏈路協(xié)議引擎(IBT-LPE)核心的專用集成電路(ASIC)核心接口，在InfiniBand技術(shù)(IBT)網(wǎng)絡(luò)100中，InfiniBand技術(shù)鏈路協(xié)議引擎核心通過鏈路25將ASIC連接在每個這些部件之間。IBT-LPE核心支持位于較上部的物理層和下部鏈路層的所有IBT設(shè)備要求的大量功能。它還處理達到并且包括以每秒2.5千兆位工作的4寬帶鏈路的全部IBT帶寬要求。位于較上部的物理層的IBT-LPE核心(大規(guī)模集成電路設(shè)計)和ASIC的鏈路層核心遵守InfiniBandTrade Association在IBTA1.0規(guī)范(2001)中設(shè)立的標(biāo)準(zhǔn)。利用基于通道的點到點連接，而不利用共享總線、負載以及存儲結(jié)構(gòu)，這種體系結(jié)構(gòu)將I/O子系統(tǒng)與存儲器去耦合。
TCA 10對InfiniBand型數(shù)據(jù)存儲部件和通信部件提供接口。通過利用合作、協(xié)同處理方法設(shè)計InfiniBand和本機I/O適配器，可以創(chuàng)建利用InfiniBand體系結(jié)構(gòu)的性能優(yōu)勢的InfiniBand適配器。TCA 10對InfiniBand結(jié)構(gòu)提供高性能接口，并且，利用包括隊列、共享存儲模塊以及門鈴的非常簡單的接口，主機通道與基于主機的I/O控制器進行通信。同時，TCA和I/O控制器用作InfiniBand I/O通道深度適配器。TCA以硬件方式實現(xiàn)在隊列之間移動數(shù)據(jù)以及共享主機總線上的存儲器和InafiniBand網(wǎng)絡(luò)上的分組所需的全部機制。將具有最佳排隊的基于硬件的數(shù)據(jù)移動和與基于主機的I/O控制器功能塊并行工作的互連交換優(yōu)先級仲裁方案組合在一起，可以使InfiniBand適配器的性能最大化。HCA20可以實現(xiàn)從主機總線連接到雙1X或者4X InfiniBand網(wǎng)絡(luò)。這樣可以使現(xiàn)有服務(wù)器連接到InfiniBand網(wǎng)絡(luò)并通過InfiniBand結(jié)構(gòu)與其他節(jié)點通信。連接到InfiniBand HCA的主機總線集成了雙InfiniBand接口適配器(物理層、鏈路層以及傳輸層)、主機總線接口、直接存儲器目標(biāo)訪問(DMA)引擎以及管理支持。它實現(xiàn)了分層存儲器結(jié)構(gòu)，在該分層存儲器結(jié)構(gòu)中，將與連接有關(guān)的信息存儲到直接安裝在HCA上的通道設(shè)備上(on-device)存儲器或通道設(shè)備外(off-device)存儲器。其特征是，在兩個方向上進行適配器流水線標(biāo)題與數(shù)據(jù)處理。兩個嵌入式InfiniBand微處理器和各獨立直接存儲器訪問(DMA)引擎使得可以同時對數(shù)據(jù)通路進行接收和發(fā)送處理。
互連交換機30可以是引入了8個InfiniBand端口和一個管理接口的8端口4X交換機。每個端口均可以連接到另一個交換機、TCA10或者HCA20，從而實現(xiàn)了具有多個服務(wù)器和外圍設(shè)備在基于InfiniBand的高性能網(wǎng)絡(luò)內(nèi)一起工作的配置。互連交換機30集成了每個端口的物理層和鏈路層，并且執(zhí)行濾波、映射、排隊以及仲裁功能。它包括多點廣播支持以及性能和差錯計數(shù)器。管理接口連接到實現(xiàn)配置和控制功能的管理處理器?；ミB交換機30通?？梢蕴峁?4千兆位的最大集合通道吞吐量，它集成了緩沖存儲器，并且每個端口支持多達4個數(shù)據(jù)虛擬通路(VL)和一個管理VL。
圖2示出用于將InfiniBand傳輸媒體280(圖1b所示的鏈路25)連接到專用集成電路(ASIC)240(例如，TCA10、HCA20、交換機30、路由器40等，如圖1b所示)的核心邏輯210。利用以下披露的發(fā)明改進圖2所示的核心邏輯210。圖2所示的核心邏輯210不一定是現(xiàn)有技術(shù)，并且，在提交本發(fā)明時，它通?？赡懿槐槐炯夹g(shù)領(lǐng)域內(nèi)的普通技術(shù)人員所知。盡管在圖2中將核心邏輯210與ASIC240分開示出，但是本技術(shù)領(lǐng)域內(nèi)的普通技術(shù)人員明白，核心邏輯通常是ASIC的一部分。
接收和發(fā)送數(shù)據(jù)傳輸媒體時鐘280可以以不同的頻率運行(例如，接收通道為250MHz+/-百萬分之100，而核心邏輯210發(fā)送數(shù)據(jù)通道可以以250MHz運行)。此外，與ASIC240時鐘速度相比(例如，312MHz)，核心邏輯210又可以以不同的頻率工作。
為了適應(yīng)所處理的各數(shù)據(jù)信號的不同速率，核心邏輯210包括串行化部分270，串行化部分270包括串行化/去串行化單元225、227。這種串行化/去串行化單元的結(jié)構(gòu)和運行過程為本技術(shù)領(lǐng)域內(nèi)的普通技術(shù)人員所知，因此，為了不使本發(fā)明的顯著特征無謂的模糊不清，在此不對它們做詳細說明。
InfiniBand傳輸媒體280由形成鏈路25的大量串行傳輸通路構(gòu)成。接收串行化/去串行化單元225去串行化來自傳輸媒體280的信號，并充分進行變換以將頻率降低到核心邏輯210可以接受的頻率。例如，如果串行化/去串行化接收單元225運行以便一次去串行化10位，則出現(xiàn)10比1的降低，這樣將傳輸媒體280上每秒2.5千兆位的速度降低到核心邏輯210可以接受的250MHz頻率。
核心邏輯210還包括頻率校正單元260。沿傳輸媒體280傳播的信號的頻率不可能始終以該線速出現(xiàn)，但是它可以少許高于或者低于要求的頻率(例如，至多高于或者低于百萬分之100)。頻率的這種不一致性會通過串行化/去串行化單元225傳送。頻率校正單元261包括FIFO緩沖器，F(xiàn)IFO緩沖器261緩存串行化/去串行化單元225輸出的信號，以將250MHz均勻頻率的信號送到上部鏈路層邏輯250。
上部鏈路層邏輯250包括附加FIFO緩沖器251，附加FIFO緩沖器251將頻率校正單元260輸出的信號的頻率變換為ASIC240可以接受的頻率。在信號從ASIC240傳輸?shù)絺鬏斆襟w280期間，進行相反的處理，并且上部鏈路層邏輯250采用不同的FIFO緩沖器253。同樣，串行化單元270使用其他傳輸串行化/去串行化單元227。請注意，頻率校正單元262不需要對傳送到傳輸媒體280的信號進行校正，因為ASIC240通常產(chǎn)生不需要進行校正的信號。
圖2所示的核心邏輯210的一個缺點是，上部鏈路層邏輯250和頻率校正單元260所需的大量緩沖器251、253、261。這些緩沖器消耗大量電路功率，并降低了利用核心邏輯210處理數(shù)據(jù)的操作速度。因此，為了降低這種功率消耗并提高處理速度，需要減少核心邏輯210內(nèi)的緩沖器的數(shù)量。

發(fā)明內(nèi)容
基于上述問題，推出本發(fā)明。本發(fā)明的目的是提供一種并行-串行體系結(jié)構(gòu)網(wǎng)絡(luò)，它包括傳輸媒體和至少一個通過核心與該傳輸媒體相連的處理器。該核心用于在傳輸媒體與處理器提供通信。
核心包括與處理器相連的邏輯層、將邏輯層連接到傳輸媒體的串行通路以及位于串行通路上的接收和發(fā)送緩沖器。接收緩沖器對傳輸媒體內(nèi)的波動進行校正，并改變沿串行通路處理的各信號的頻率。
本發(fā)明還可以在串行通路內(nèi)包括串行化器/去串行化器。接收緩沖器和發(fā)送緩沖器優(yōu)先是彈性先進先出(FIFO)緩沖器，并且接收緩沖器和發(fā)送緩沖器均在邏輯層的外部。發(fā)送緩沖器改變從該層邏輯傳送到傳輸媒體的信號的頻率，而接收緩沖器處理從傳輸媒體傳送到邏輯層的信號?！疤幚砥鳌笨梢允侵鳈C通道適配器、目標(biāo)通道適配器或網(wǎng)絡(luò)的互連交換機。
對于本發(fā)明，接收緩沖器執(zhí)行以前由圖2所示結(jié)構(gòu)中的FIFO緩沖器251和FIFO緩沖器261執(zhí)行的功能。因此，本發(fā)明減少了核心邏輯210內(nèi)的緩沖器的數(shù)量。減少核心邏輯210內(nèi)的緩沖器的數(shù)量就降低了功耗，提高了處理速度并且減小了核心邏輯210占據(jù)的芯片面積(例如，腳印)。
將頻率校正處理和頻率調(diào)整處理集成到輸入接收彈性FIFO220還可以使上部層邏輯250的時鐘頻率高于與其相連的外部部件的時鐘頻率。因此，與圖2所示的結(jié)構(gòu)相比，本發(fā)明將時鐘域變換過程轉(zhuǎn)移到下級邏輯。
附圖的簡要說明根據(jù)以下參考附圖詳細說明本發(fā)明的優(yōu)選實施例，可以更好地理解本發(fā)明的上述以及其他目的、方面和優(yōu)點，附圖包括圖1a是其中優(yōu)先采用了本發(fā)明的用于進行數(shù)據(jù)傳輸?shù)牡湫虸nfiniBand網(wǎng)絡(luò)的原理圖；圖1b是具有接口部件的InfiniBand網(wǎng)絡(luò)的一部分；圖2是用于在ASIC與傳輸媒體之間實現(xiàn)傳輸?shù)暮诵牡脑韴D；圖3是用于在ASIC與傳輸媒體之間實現(xiàn)傳輸?shù)暮诵牡脑韴D；以及圖4是部分圖3所示核心邏輯的更詳細原理圖。
優(yōu)選實施例的詳細說明如上所述，需要減少核心邏輯210內(nèi)的緩沖器的數(shù)量。通過組合緩沖器251、261的操作并從上部鏈路層邏輯250中去除緩沖器251、253，圖3所示的本發(fā)明第一實施例減少核心210內(nèi)的緩沖器的數(shù)量。更具體地說，如圖3所示，彈性緩沖器220、230位于上部鏈路層邏輯250與串行化部分270之間。從圖3所示的結(jié)構(gòu)中去除了頻率校正部分260(如圖2所示)。
現(xiàn)在，接收彈性FIFO緩沖器220起頻率校正部分260的作用，并對沿傳輸媒體280可能出現(xiàn)的頻偏進行校正。然而，F(xiàn)IFO緩沖器220還將信號的頻率調(diào)整到ASIC 240要求的頻率，這就是圖2所示FIFO緩沖器251單獨實現(xiàn)的功能。
因此，F(xiàn)IFO緩沖器220執(zhí)行以前由圖2所示FIFO緩沖器251和261執(zhí)行的功能，因此減少了核心邏輯210內(nèi)的緩沖器的數(shù)量。減少核心邏輯210內(nèi)的緩沖器的數(shù)量就降低了功耗，提高了處理速度并且減小了核心邏輯210占據(jù)的芯片面積。彈性發(fā)送FIFO緩沖器230所起的作用與圖2所示發(fā)送FIFO253所起的作用類似。
將頻率校正處理和頻率調(diào)整處理集成到輸入接收彈性FIFO220還可以使上部層邏輯250的時鐘頻率高于與其相連的外部部件的時鐘頻率。例如，上部層邏輯部分250可以具有比250MHz高的速度，而緩沖器220、230以及串行化部分270可以以約250MHz工作(與圖2所示的網(wǎng)絡(luò)相比，圖3所示的網(wǎng)絡(luò)將時鐘域變換過程轉(zhuǎn)移到下級邏輯)。
如上所述，InfiniBand網(wǎng)絡(luò)內(nèi)的某個硬件具有以不同速度工作的部件，因為采用了不同標(biāo)準(zhǔn)。例如，以250MHz工作的、InfiniBand網(wǎng)絡(luò)內(nèi)的某些設(shè)備必須與諸如以312MHz工作的、基于“光纖通道”的部件的非InfiniBand接口部件通信。本發(fā)明可以解決這些不同的速度差別。通過將用于進行時鐘域變換的時鐘補償FIFO251與由I/O部件的下級接收邏輯部分使用的、本發(fā)明的彈性FIFO220中的頻率校正FIFO251集成在一起，本發(fā)明通過縮短數(shù)據(jù)通過該設(shè)備的等待時間提高網(wǎng)絡(luò)性能。
現(xiàn)在，參考圖4，圖4示出核心210的設(shè)計的更詳細原理圖。為了使傳輸媒體280(通過并行-串行高速物理層)與上部層邏輯250之間具有不同的時鐘速度，通過字節(jié)帶(byte striped)串行發(fā)送通路200、各自又通過串行化/去串行化(TX SERDES)轉(zhuǎn)換器227，發(fā)送數(shù)據(jù)。將用于對上部發(fā)送層邏輯250調(diào)步的邏輯控制器電路系統(tǒng)引入其內(nèi)，以防止FIFO發(fā)生溢出。邏輯控制器檢測彈性FIFO緩沖器220、230何時幾乎要滿，然后中斷上部層邏輯250的時鐘(暫停數(shù)據(jù)流)，以在彈性FIFO220、230幾乎要滿時，防止過多的數(shù)據(jù)流入這些彈性FIFO220、230。
本技術(shù)領(lǐng)域內(nèi)的普通技術(shù)人員眾所周知，這種彈性FIFO緩沖器220、230分別具有多個將數(shù)據(jù)連續(xù)輸入到其上的存儲器位置。彈性FIFO是本發(fā)明采用的FIFO的優(yōu)選形式，因為它們可以容許不同數(shù)量的數(shù)據(jù)(例如，是可擴充的)。作為一種選擇，可以采用常規(guī)的FIFO(例如，非彈性)，但是存在局限性，因為在任何瞬間，它們內(nèi)只能含有固定數(shù)量的數(shù)據(jù)。以與輸入數(shù)據(jù)時同樣的連續(xù)順序，從FIFO輸出數(shù)據(jù)。
此外，眾所周知，還對輸入加以控制，以指示FIFO緩沖器閂鎖當(dāng)前輸入，并將當(dāng)前輸入存儲到下一個存儲器位置，并且對輸出加以控制，以指示FIFO緩沖器對輸出展示下一個存儲器位置。還存在設(shè)備220、230發(fā)出的、關(guān)于該設(shè)備內(nèi)當(dāng)前存在多少數(shù)據(jù)的指示。從該設(shè)備內(nèi)刪除數(shù)據(jù)的頻率不必與將數(shù)據(jù)放入該設(shè)備的頻率相關(guān)，這樣允許FIFO轉(zhuǎn)換信號頻率。然而，用于控制該設(shè)備的邏輯必須控制它，以避免在該設(shè)備內(nèi)沒有數(shù)據(jù)時，指示該輸出前進到下一個項目，并且避免在該設(shè)備充滿數(shù)據(jù)時，指示該輸入將數(shù)據(jù)存入下一個項目。
為了實現(xiàn)上述功能，彈性FIFO220、230針對每個FIFO通路包括對于數(shù)據(jù)字節(jié)信號211、FIFO滿指示212、數(shù)據(jù)選通信號213以及上部層時鐘信號214的連接。此外，數(shù)據(jù)字節(jié)輸出信號216、數(shù)據(jù)取得選通取得信號217以及媒體時鐘信號218用于數(shù)據(jù)信號傳輸控制。
FIFO230使用data_byte_get_strobe信號217被斷言的data_byte_out_clk信號218的每個閂鎖邊緣，以釋放FIFO中的項目，并將該項目內(nèi)的數(shù)據(jù)送到該FIFO的輸出端。該FIFO230使用data_byte_put_strobe信號213被斷言的data_byte_in_clk信號214的每個閂鎖邊緣以將項目送入該FIFO內(nèi)。FIFO利用data_count指出FIFO內(nèi)當(dāng)前有多少數(shù)據(jù)。在插入或者刪除數(shù)據(jù)時，更新該值。上部層邏輯部分250利用data_count輸出監(jiān)測FIFO的狀態(tài)。如果FIFO內(nèi)的所有項目已經(jīng)被使用，則上部層邏輯將重新斷言data_byte_put_strobe信號213，直到data_count值指出存在可用項目。在采用上述操作時，上部層邏輯部分210可以以較高頻率工作，并實現(xiàn)時鐘域變換。
如上所述，對于本發(fā)明，F(xiàn)IFO緩沖器220執(zhí)行以前由圖2所示結(jié)構(gòu)內(nèi)的FIFO緩沖器251和261單獨執(zhí)行的功能，從而減少了核心邏輯210內(nèi)的緩沖器的數(shù)量。減少核心邏輯210內(nèi)的緩沖器的數(shù)量就降低了功耗，提高了處理速度并且減小了核心邏輯210占據(jù)的芯片面積。將頻率校正處理和頻率調(diào)整處理集成到輸入接收彈性FIFO220還可以使上部層邏輯250的時鐘頻率高于與其相連的外部部件的時鐘頻率(例如，上部層邏輯部分250可以具有高于250MHz的速度，而緩沖器220、230以及串行化單元270可以以約250MHz工作)。因此，與圖2所示的結(jié)構(gòu)相比，本發(fā)明將時鐘域變換過程轉(zhuǎn)移到下級邏輯。此外，盡管圖3示出本發(fā)明的優(yōu)選結(jié)構(gòu)，但是如規(guī)定的運行模式所要求的，本發(fā)明可以單獨用作數(shù)據(jù)輸入或數(shù)據(jù)輸出處理。
本發(fā)明還允許與彈性FIFO220、230一起使用的時鐘設(shè)備具有較低精度(并且成本較低)。更具體地說，上部鏈路層邏輯250內(nèi)的設(shè)備要求時鐘信號具有非常高的精度。通過從上部鏈路層邏輯250內(nèi)去除緩沖器220、230，本發(fā)明降低了核心邏輯210對高精度時鐘信號的要求。通過允許將較低精度的時鐘信號送到FIFO緩沖器220、230，本發(fā)明降低了核心邏輯210的成本，因為本發(fā)明允許將較低精度、較低成本的時鐘信號產(chǎn)生設(shè)備用于緩沖器220、230。相反，圖2所示的FIFO緩沖器251、253則要求更高成本、更高精度的時鐘信號產(chǎn)生設(shè)備。
因此，通過減少核心邏輯210內(nèi)的FIFO緩沖器的數(shù)量，并且還通過去除上部鏈路層邏輯250內(nèi)的緩沖器，本發(fā)明在許多方面得到節(jié)省。本發(fā)明實現(xiàn)具有較高處理速度、較小腳印并且比先前結(jié)構(gòu)廉價的核心。
盡管根據(jù)優(yōu)選實施例對本發(fā)明進行了說明，但是本技術(shù)領(lǐng)域內(nèi)的熟練技術(shù)人員明白，利用所附權(quán)利要求所述的本發(fā)明實質(zhì)范圍內(nèi)的變換例也可以實現(xiàn)本發(fā)明。
權(quán)利要求
1.一種用于在并行-串行體系結(jié)構(gòu)中的傳輸媒體與處理器之間提供通信的核心，所述核心包括邏輯層；至少一個串行通路，用于將所述邏輯層連接到所述傳輸媒體；以及至少一個緩沖器，插入每個串行通路中，其中每個緩沖器對所述傳輸媒體內(nèi)的波動進行校正，并改變沿所述串行通路處理的信號的頻率。
2.根據(jù)權(quán)利要求1所述的核心，該核心進一步包括連接在所述傳輸媒體與每個緩沖器之間的串行化器/去串行化器。
3.根據(jù)權(quán)利要求1所述的核心，其中所述緩沖器包括彈性先進先出(FIFO)緩沖器。
4.根據(jù)權(quán)利要求1所述的核心，其中每個緩沖器位于所述邏輯層的外部。
5.根據(jù)權(quán)利要求1所述的核心，其中所述緩沖器包括多個緩沖器，并且第一組所述緩沖器改變從所述邏輯層傳送到所述傳輸媒體的信號的頻率。
6.根據(jù)權(quán)利要求5所述的核心，其中第二組所述緩沖器改變從所述傳輸媒體傳送到所述邏輯層的信號的頻率。
7.根據(jù)權(quán)利要求1所述的核心，其中所述處理器是從包括主機通道適配器、目標(biāo)通道適配器以及互連交換機的組中選擇的單元。
8.一種并行-串行體系結(jié)構(gòu)網(wǎng)絡(luò)，它包括傳輸媒體和通過權(quán)利要求1所述的核心連接到所述傳輸媒體的至少一個處理器，其中所述核心在所述傳輸媒體與所述處理器之間提供通信，所述核心包括邏輯層；多個串行通路，用于將所述邏輯層連接到所述傳輸媒體；以及所述串行通路內(nèi)的多個接收緩沖器和發(fā)送緩沖器；其中所述接收緩沖器和所述發(fā)送緩沖器改變沿所述串行通路處理的信號的頻率。
9.根據(jù)權(quán)利要求8所述的并行-串行體系結(jié)構(gòu)網(wǎng)絡(luò)，該網(wǎng)絡(luò)進一步包括位于所述串行通路內(nèi)的多個串行化器/去串行化器。
10.根據(jù)權(quán)利要求8所述的并行-串行體系結(jié)構(gòu)網(wǎng)絡(luò)，其中所述接收緩沖器和所述發(fā)送緩沖器包括彈性先進先出(FIFO)緩沖器。
11.根據(jù)權(quán)利要求8所述的并行-串行體系結(jié)構(gòu)網(wǎng)絡(luò)，其中所述接收緩沖器和所述發(fā)送緩沖器位于所述邏輯層的外部。
12.根據(jù)權(quán)利要求8所述的并行-串行體系結(jié)構(gòu)網(wǎng)絡(luò)，其中所述發(fā)送緩沖器改變從所述層邏輯傳送到所述傳輸媒體的信號的頻率。
13.根據(jù)權(quán)利要求8所述的并行-串行體系結(jié)構(gòu)網(wǎng)絡(luò)，其中所述接收緩沖器對從所述傳輸媒體傳送到所述邏輯層的信號進行處理。
14.根據(jù)權(quán)利要求8所述的并行-串行體系結(jié)構(gòu)網(wǎng)絡(luò)，其中所述處理器包括主機通道適配器、目標(biāo)通道適配器以及互連交換機之一。
15.根據(jù)權(quán)利要求1所述的核心，用于在字節(jié)帶并行-串行InfiniBand體系結(jié)構(gòu)中在傳輸媒體與處理器之間提供通信，所述核心包括邏輯層；多個串行通路，用于將所述邏輯層連接到所述傳輸媒體；以及所述串行通路內(nèi)的多個接收緩沖器和發(fā)送緩沖器，其中所述接收緩沖器對所述傳輸媒體上的波動進行校正，并改變沿所述串行通路處理的信號的頻率。
16.根據(jù)權(quán)利要求15所述的核心，該核心進一步包括多個位于所述串行通路上的串行化器/去串行化器。
17.根據(jù)權(quán)利要求15所述的核心，其中所述接收緩沖器和所述發(fā)送緩沖器包括彈性先進先出(FIFO)緩沖器。
18.根據(jù)權(quán)利要求15所述的核心，其中所述接收緩沖器和所述發(fā)送緩沖器位于所述邏輯層的外部。
19.根據(jù)權(quán)利要求15所述的核心，其中所述發(fā)送緩沖器改變從所述層邏輯傳送到所述傳輸媒體的信號的頻率。
20.根據(jù)權(quán)利要求15所述的核心，其中所述接收緩沖器對從所述傳輸媒體傳送到所述邏輯層的信號進行處理。
全文摘要
一種用于輸入/輸出接口的彈性型先進先出(FIFO)緩沖器網(wǎng)絡(luò)，使得高鏈路層時鐘頻率被賦予這些“并行－串行”高速鏈路接口的固定發(fā)送時鐘頻率。該網(wǎng)絡(luò)尤其可以應(yīng)用于InfiniBand型硬件內(nèi)的接口部件。
文檔編號G06F13/12GK1509440SQ02804290
公開日2004年6月30日 申請日期2002年2月15日 優(yōu)先權(quán)日2001年3月23日
發(fā)明者格里戈里·J·曼, 格里戈里 J 曼 申請人:國際商業(yè)機器公司