專(zhuān)利名稱(chēng)：求逆計(jì)算裝置及包含該裝置的譯碼器的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及一種求逆計(jì)算裝置及包含該裝置的譯碼器。
ITU-T G.975中規(guī)定，帶外FEC(Forward Error Correction，前向糾錯(cuò))芯片中采用RS(255，239)碼進(jìn)行編譯碼處理，提高系統(tǒng)通信可靠性。其中譯碼部分比較復(fù)雜，主要由五部分構(gòu)成，如

圖1所示，其數(shù)據(jù)流以字節(jié)為單位，即8個(gè)位。其中的求錯(cuò)誤值部分其計(jì)算公式如下E^i=w(xi-1)σodd(xi-1)=w(xi-1)1σodd(xi-1)]]>其中 是求錯(cuò)誤值裝置的輸出數(shù)據(jù)，ω、σodd是來(lái)自上游電路的輸入數(shù)據(jù)，x為自變量。從式中或見(jiàn)，在譯碼的求錯(cuò)誤值部分中最關(guān)鍵的就是求倒數(shù)，即求逆。求逆在求錯(cuò)誤值部分中的位置如圖2所示。理論推導(dǎo)可以證明，對(duì)于GF(256)(即GF(28))上的任一元素，下式成立β-1＝β254＝β2·β4·β8·β16·β32·β64·β128也就是說(shuō)，可將求逆運(yùn)算轉(zhuǎn)換成七次連乘，而其中的每一項(xiàng)乘數(shù)都可通過(guò)求平方得到。這樣，GF(256)上的求逆運(yùn)算就簡(jiǎn)化了，轉(zhuǎn)化成了很容易用硬件實(shí)現(xiàn)的乘法和平方運(yùn)算。
同理，對(duì)于GF(2n+1)上的任一元素β，可將求逆運(yùn)算轉(zhuǎn)換成n次連乘，而其中的每一項(xiàng)乘數(shù)都可通過(guò)求平方得到。
圖3所示即為目前已有的利用上述原理進(jìn)行在GF(256)上求逆的方案。其邏輯實(shí)現(xiàn)大致如下將待求逆數(shù)據(jù)送給寄存器R，求平方后將平方結(jié)果延遲兩個(gè)時(shí)間單位(下簡(jiǎn)稱(chēng)“打兩拍”，延遲一個(gè)時(shí)間單位稱(chēng)為“打一拍”)作為乘法的一個(gè)乘數(shù)，同時(shí)將其通過(guò)二選一多路器再求平方。這樣連續(xù)求七次平方，平方結(jié)果都作為乘法的一個(gè)乘數(shù)。乘法的另一個(gè)乘數(shù)初值為1，其積通過(guò)二選一多路器送給乘法器再次作為它的另一個(gè)乘數(shù)，這樣連續(xù)七次相乘，所求得的最后一個(gè)積就是輸入數(shù)據(jù)的倒數(shù)，將其打一拍后輸出。其中求平方為組合邏輯，而乘法的時(shí)延為兩個(gè)時(shí)鐘周期，都是定義域在GF(256)上的運(yùn)算。
但該方案有如下缺點(diǎn)(1)應(yīng)用有局限性，在求逆過(guò)程中只能一個(gè)一個(gè)求，求完一個(gè)才能求另一個(gè)，不能連續(xù)求逆。這樣在時(shí)序緊張時(shí)難以采用；(2)為解決缺點(diǎn)(1)，則需要采用并行求逆，但如果同樣求8個(gè)數(shù)據(jù)的倒數(shù)，用該方案并行求逆所占的資源將非常多。因?yàn)樵摲桨钢杏?個(gè)求平方電路和7個(gè)乘法器只能搭成1個(gè)單獨(dú)的求逆電路，7路并行求逆就需要7個(gè)求逆電路，共需49個(gè)求平方電路和49個(gè)乘法器。
類(lèi)似地，如果利用上述方案進(jìn)行GF(2n+1)上的求逆運(yùn)算，每個(gè)單獨(dú)的求逆電路就需要n個(gè)求平方電路和n個(gè)乘法器。若輪流求逆浪費(fèi)時(shí)序，若m路并行求逆就需要m*n個(gè)求平方電路和m*n個(gè)乘法器，只要n大于2，就存在浪費(fèi)資源的問(wèn)題。
為實(shí)現(xiàn)上述目的，本實(shí)用新型提出一種求逆計(jì)算裝置及包含該裝置的譯碼器，用于進(jìn)行2n+1階有限域上的求逆計(jì)算并進(jìn)而實(shí)現(xiàn)譯碼，其中n是大于1的自然數(shù)。
所述求逆計(jì)算裝置包括n個(gè)求平方裝置和n個(gè)乘法裝置；其特征是所述求平方裝置、乘法裝置按數(shù)據(jù)流向分成n級(jí)處理裝置，在每級(jí)處理裝置內(nèi)，求平方裝置的輸出信號(hào)接至(包括直接相連，也包括通過(guò)其它中間裝置間接相連，下同)乘法裝置，作為其中的一個(gè)輸入乘數(shù)；第一級(jí)處理裝置中求平方裝置的輸入數(shù)據(jù)即為待求逆的數(shù)據(jù)，乘法裝置的另一個(gè)輸入乘數(shù)為“1”；第2至n級(jí)處理裝置的求平方裝置的輸入數(shù)據(jù)為上一級(jí)處理裝置中的求平方裝置的輸出數(shù)據(jù)，乘法裝置的另一個(gè)輸入乘數(shù)為上一級(jí)處理裝置中的乘法裝置的輸出數(shù)據(jù)；第n級(jí)處理裝置中的乘法裝置的輸出即為求逆計(jì)算所得的結(jié)果。
所述譯碼器的特征就在于其中的求錯(cuò)誤值裝置采用了上述進(jìn)行2n+1階有限域上的求逆計(jì)算裝置。
由于采用了以上的方案，所述求平方裝置、乘法裝置按數(shù)據(jù)流向分成n級(jí)處理裝置，任何一級(jí)(如X級(jí))處理裝置對(duì)數(shù)據(jù)進(jìn)行處理后即把數(shù)據(jù)送到下一級(jí)(X+1級(jí))，該級(jí)(X級(jí))就可以接著處理下一個(gè)數(shù)據(jù)。這樣就象流水線一樣，每一級(jí)數(shù)據(jù)處理裝置在同一時(shí)刻處理著不同的數(shù)據(jù)，從而實(shí)現(xiàn)了對(duì)串行數(shù)據(jù)進(jìn)行連續(xù)不停的求逆，而不必象現(xiàn)有技術(shù)那樣等到一個(gè)數(shù)據(jù)的求逆完成后才能處理下一個(gè)。而且所用的電路裝置的數(shù)量并不增加，設(shè)計(jì)簡(jiǎn)單。
圖2是求逆電路在譯碼器中的位置示意圖。
圖3是現(xiàn)有技術(shù)求逆邏輯實(shí)現(xiàn)框圖。
圖4是本實(shí)用新型連續(xù)求逆實(shí)施例一的邏輯實(shí)現(xiàn)框圖。
圖5是本實(shí)用新型連續(xù)求逆實(shí)施例二的邏輯實(shí)現(xiàn)框圖。
圖6是乘法器邏輯框圖。
圖7是求平方的算法實(shí)現(xiàn)框圖。
實(shí)施例一見(jiàn)圖4，所示為本實(shí)用新型采用現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)實(shí)現(xiàn)時(shí)的實(shí)施例的邏輯實(shí)現(xiàn)框圖，它是采用類(lèi)似流水線式的設(shè)計(jì)，具有多級(jí)處理裝置，每一級(jí)處理裝置就類(lèi)似一級(jí)流水線。
第一級(jí)處理裝置(一級(jí)流水線)輸入數(shù)據(jù)打一拍后求平方，平方結(jié)果打兩拍后送給下一步求平方，同時(shí)作為第一個(gè)乘法器的乘數(shù)與1相乘，其積送給下一步的乘法器，作為其乘數(shù)。
二級(jí)處理裝置在進(jìn)行第一次乘法運(yùn)算的同時(shí)，對(duì)第一步送入的值求平方，平方結(jié)果打兩拍后送給下一步求平方，同時(shí)作為第二個(gè)乘法器的被乘數(shù)，正好與該乘法器的乘數(shù)，即上一步乘法器的積同步，兩者相乘的積打一拍送給下一步乘法器，作為其乘數(shù)。
……七級(jí)處理裝置與前面步驟相同。
這樣經(jīng)過(guò)七級(jí)處理裝置后，第七級(jí)乘法器的積就是輸入數(shù)據(jù)的倒數(shù)。其邏輯框圖如圖4所示。其中求平方為組合邏輯，而乘法的時(shí)延為兩個(gè)時(shí)鐘周期，都是定義域在GF(256)上的運(yùn)算。
圖4中的“同步輸入”也就是經(jīng)過(guò)寄存器打一拍的意思，因?yàn)闉榱吮３滞剑獠啃盘?hào)在輸入時(shí)都需要打一拍以與內(nèi)部信號(hào)采用同一個(gè)時(shí)鐘，即同步化。
其中在第一級(jí)處理裝置中，求平方后打兩拍從設(shè)計(jì)的重用性和簡(jiǎn)化性來(lái)考慮的，從圖中也可以看出，這七步實(shí)現(xiàn)過(guò)程是完全相同的，那么在設(shè)計(jì)集成電路時(shí)只要設(shè)計(jì)一次，其它的就可以重復(fù)采用了。以上對(duì)于ASIC是同樣的。
實(shí)施例二圖5所示為本實(shí)用新型采用專(zhuān)用集成電路(ASIC)實(shí)現(xiàn)時(shí)的實(shí)施例的邏輯實(shí)現(xiàn)框圖。由于乘法在用ASIC實(shí)現(xiàn)時(shí)只需一拍，所以所有需要兩個(gè)延遲寄存器的地方都只剩下一個(gè)延遲寄存器。
在上述兩例中，乘法裝置(乘法器)和求平方裝置的電路可以采用同樣的電路。圖6是GF(256)上乘法器的邏輯框圖，乘法器的乘數(shù)與被乘數(shù)都是8比特的，在GF(256)上進(jìn)行相乘時(shí)，異或矩陣中以比特計(jì)算，最后得出的積仍是8比特的。
圖7是GF(256)上求平方的邏輯框圖，其中α是有限域上的本原域元素，b0、b1……b7是被求數(shù)σ展開(kāi)后的多項(xiàng)式系數(shù)，即σ＝b7α7+b6α6+b5α5+b4α4+b3α3+b2α2+b1α1+b0bi∈GF(2)，i＝0，……7b0’、b1’……b7’是求得的結(jié)果數(shù)σ2的多項(xiàng)式系數(shù)，即σ2＝b7’α7+b6’α6+b5’α5+b4’α4+b3’α3+b2’α2+b1’α1+b0’與現(xiàn)有技術(shù)相比，本實(shí)施例的優(yōu)點(diǎn)如下(1)時(shí)鐘頻率高。
(2)時(shí)延小，對(duì)多個(gè)數(shù)據(jù)求逆在速度與面積上都居優(yōu)。用ASIC(專(zhuān)用集成電路，Application Specific Integrated Circuit)實(shí)現(xiàn)的話，乘法只需一拍，時(shí)延會(huì)更小。
(3)可連續(xù)求逆，如果時(shí)序緊張而資源較多時(shí)，也可以并行幾路求逆。
本實(shí)用新型既可以用軟件實(shí)現(xiàn)，也可以用硬件實(shí)現(xiàn)，用硬件實(shí)現(xiàn)時(shí)，可以用分立元件電路，也可以用集成電路芯片實(shí)現(xiàn)，用集成電路芯片實(shí)現(xiàn)時(shí)，既可以采用ASIC實(shí)現(xiàn)，也可以用FPGA(現(xiàn)場(chǎng)可編程門(mén)陣列)實(shí)現(xiàn)，這些都屬于本實(shí)用新型的保護(hù)范圍。
權(quán)利要求1.一種求逆計(jì)算裝置，用于進(jìn)行2n+1階有限域上的求逆計(jì)算，其中n是大于1的自然數(shù)，它包括n個(gè)求平方裝置和n個(gè)乘法裝置；其特征是所述求平方裝置、乘法裝置按數(shù)據(jù)流向分成n級(jí)處理裝置，在每級(jí)處理裝置內(nèi)，求平方裝置的輸出信號(hào)接至乘法裝置，作為其中的一個(gè)輸入乘數(shù)；第一級(jí)處理裝置中求平方裝置的輸入數(shù)據(jù)即為待求逆的數(shù)據(jù)，乘法裝置的另一個(gè)輸入乘數(shù)為“1”；第2至n級(jí)處理裝置的求平方裝置的輸入數(shù)據(jù)為上一級(jí)處理裝置中的求平方裝置的輸出數(shù)據(jù)，乘法裝置的另一個(gè)輸入乘數(shù)為上一級(jí)處理裝置中的乘法裝置的輸出數(shù)據(jù)；第n級(jí)處理裝置中的乘法裝置的輸出即為求逆計(jì)算所得的結(jié)果。
2.如權(quán)利要求1所述的求逆計(jì)算裝置，其特征是還包括延遲寄存裝置，用于將存入的數(shù)據(jù)延遲一個(gè)時(shí)間單位后原樣輸出，在第2至n級(jí)處理裝置內(nèi)，求平方裝置的輸出信號(hào)經(jīng)一個(gè)或兩個(gè)延遲寄存裝置后接至乘法裝置。
3.如權(quán)利要求1所述的求逆計(jì)算裝置，其特征是還包括延遲寄存裝置，用于將存入的數(shù)據(jù)延遲一個(gè)時(shí)間單位后原樣輸出，在第2至n級(jí)處理裝置中，求平方裝置的輸入數(shù)據(jù)為上一級(jí)處理裝置中的求平方裝置的輸出經(jīng)過(guò)一個(gè)或兩個(gè)延遲寄存裝置后的輸出數(shù)據(jù)。
4.如權(quán)利要求2或3所述的求逆計(jì)算裝置，其特征是在第一級(jí)處理裝置中，求平方裝置的輸出信號(hào)經(jīng)一個(gè)或兩個(gè)延遲寄存裝置后接至乘法裝置，且輸入數(shù)據(jù)經(jīng)過(guò)一個(gè)延遲寄存裝置接至求平方裝置，輸出數(shù)據(jù)經(jīng)過(guò)一個(gè)延遲寄存裝置后做為整個(gè)求逆計(jì)算裝置的輸出。
5.如權(quán)利要求4所述的求逆計(jì)算裝置，其特征是所述有限域?yàn)?8階有限域，其它包括7個(gè)求平方裝置、7個(gè)乘法裝置和至少14或21個(gè)延遲寄存裝置，構(gòu)成7級(jí)處理裝置。
6.一種包含如權(quán)利要求1所述的求逆計(jì)算裝置的譯碼器，包括一個(gè)求錯(cuò)誤值裝置，所述求錯(cuò)誤值裝置又包括一個(gè)用于進(jìn)行2n+1階有限域上的求逆計(jì)算裝置，其中n是大于1的自然數(shù)，所述求逆計(jì)算裝置包括n個(gè)求平方裝置和n個(gè)乘法裝置；其特征是所述求平方裝置、乘法裝置按數(shù)據(jù)流向分成n級(jí)處理裝置，在每級(jí)處理裝置內(nèi)，求平方裝置的輸出信號(hào)接至乘法裝置，作為其中的一個(gè)輸入乘數(shù)；第一級(jí)處理裝置中求平方裝置的輸入數(shù)據(jù)即為待求逆的數(shù)據(jù)，乘法裝置的另一個(gè)輸入乘數(shù)為“1”；第2至n級(jí)處理裝置的求平方裝置的輸入數(shù)據(jù)為上一級(jí)處理裝置中的求平方裝置的輸出數(shù)據(jù)，乘法裝置的另一個(gè)輸入乘數(shù)為上一級(jí)處理裝置中的乘法裝置的輸出數(shù)據(jù)；第n級(jí)處理裝置中的乘法裝置的輸出即為求逆計(jì)算所得的結(jié)果。
7.如權(quán)利要求6所述的譯碼器，其特征是還包括延遲寄存裝置，用于將存入的數(shù)據(jù)延遲一個(gè)時(shí)間單位后原樣輸出，在第2至n級(jí)處理裝置內(nèi)，求平方裝置的輸出信號(hào)經(jīng)一個(gè)或兩個(gè)延遲寄存裝置后接至乘法裝置。
8.如權(quán)利要求6所述的譯碼器，其特征是還包括延遲寄存裝置，用于將存入的數(shù)據(jù)延遲一個(gè)時(shí)間單位后原樣輸出，在第2至n級(jí)處理裝置中，求平方裝置的輸入數(shù)據(jù)為上一級(jí)處理裝置中的求平方裝置的輸出經(jīng)過(guò)一個(gè)或兩個(gè)延遲寄存裝置后的輸出數(shù)據(jù)。
9.如權(quán)利要求7或8所述的譯碼器，其特征是在第一級(jí)處理裝置中，求平方裝置的輸出信號(hào)經(jīng)一個(gè)或兩個(gè)延遲寄存裝置后接至乘法裝置，且輸入數(shù)據(jù)經(jīng)過(guò)一個(gè)延遲寄存裝置接至求平方裝置，輸出數(shù)據(jù)經(jīng)過(guò)一個(gè)延遲寄存裝置后做為整個(gè)求逆計(jì)算裝置的輸出。
10.如權(quán)利要求9所述的譯碼器，其特征是所述譯碼器為RS(255，239)譯碼器，所述有限域?yàn)?8階有限域，其它包括7個(gè)求平方裝置、7個(gè)乘法裝置和至少14或21個(gè)延遲寄存裝置，構(gòu)成7級(jí)處理裝置。
專(zhuān)利摘要本實(shí)用新型公開(kāi)一種求逆計(jì)算裝置及包含該裝置的譯碼器，所述求逆計(jì)算裝置包括多個(gè)求平方裝置和多個(gè)乘法裝置，按數(shù)據(jù)流向分成多級(jí)處理裝置，在每級(jí)處理裝置內(nèi)，求平方裝置的輸出信號(hào)接至乘法裝置；第一級(jí)處理裝置中求平方裝置的輸入數(shù)據(jù)即為待求逆的數(shù)據(jù)；第2級(jí)以后處理裝置的求平方裝置的輸入數(shù)據(jù)為上一級(jí)處理裝置中的求平方裝置的輸出數(shù)據(jù)，乘法裝置的另一個(gè)輸入乘數(shù)為上一級(jí)處理裝置中的乘法裝置的輸出數(shù)據(jù)；最后級(jí)處理裝置中的乘法裝置的輸出即為求逆計(jì)算所得的結(jié)果。由于每一級(jí)數(shù)據(jù)處理裝置在同一時(shí)刻處理著不同的數(shù)據(jù)，從而實(shí)現(xiàn)了對(duì)串行數(shù)據(jù)進(jìn)行連續(xù)不停的求逆。而且所用的電路裝置的數(shù)量并不增加，設(shè)計(jì)簡(jiǎn)單。
文檔編號(hào)G06G7/00GK2565085SQ0223464
公開(kāi)日2003年8月6日 申請(qǐng)日期2002年5月1日 優(yōu)先權(quán)日2002年5月1日
發(fā)明者亢婕, 張洪濤 申請(qǐng)人:華為技術(shù)有限公司