一種內(nèi)嵌參考電壓的ldo的制作方法
【專利摘要】本發(fā)明涉及一種內(nèi)嵌參考電壓的LDO，包括啟動電路、PTAT電流產(chǎn)生器、跨阻放大器、帶有頻率補償?shù)恼`差放大器、功率驅(qū)動管和反饋網(wǎng)絡；所述啟動電路與PTAT電流產(chǎn)生器連接，所述跨阻放大器對流過反饋網(wǎng)絡的電流和PTAT電流產(chǎn)生器產(chǎn)生的電流進行運算，然后轉(zhuǎn)換為電壓信號V1，電壓信號V1通過誤差放大器放大得到控制電壓Vc，控制電壓信號Vc控制功率驅(qū)動管MP的柵極以調(diào)整流經(jīng)反饋網(wǎng)絡的電流；所述跨阻放大器與誤差放大器的連接端與頻率補償單元的一端連接，所述功率驅(qū)動管與反饋網(wǎng)絡的連接端與頻率補償單元的另一端連接。反饋網(wǎng)絡和PTAT電流產(chǎn)生器在跨阻放大器和誤差放大器的控制下能產(chǎn)生基準參考電壓，而無需獨立的基準參考電壓，能降低LDO的靜態(tài)功耗。
【專利說明】
一種內(nèi)嵌參考電壓的LDO
技術領域
[0001] 本發(fā)明涉及電子電路技術，具體的說是涉及模擬集成電路中的低壓差線性穩(wěn)壓 器。
【背景技術】
[0002] 隨著微電子技術的迅猛發(fā)展，電源管理芯片已經(jīng)廣泛應用于計算機、通信網(wǎng)絡和 便攜式電子產(chǎn)品等領域。和DC-DC轉(zhuǎn)換器和電荷栗電路相比，低壓差線性穩(wěn)壓器(Low Dropout Regulator ，LD0)， 因為具有響應速度快，低噪聲等特點而廣泛的應用于模擬系統(tǒng)和混 合信號系統(tǒng)之中。
[0003] 常見的LD0結(jié)構如圖1所示，由帶隙基準參考電壓、誤差放大器、頻率補償單元、功 率驅(qū)動管MP和反饋網(wǎng)絡組成，CL為負載電容。其中反饋網(wǎng)絡由兩個分壓電阻R1和R2組成，帶 隙基準參考電壓通常由與溫度成正比的電流Ipm流經(jīng)PNP三極管Q1和電阻器R3產(chǎn)生。反饋 網(wǎng)絡對輸出電壓進行采樣，然后和參考電壓進行比較，然后通過誤差放大器來控制功率管 MP的柵極，以此來調(diào)整輸出電壓V?t，輸出電壓可計算為：
[0005] 不同的設計方案致力于改善傳統(tǒng)LD0的瞬態(tài)響應，但是這些LD0都需要獨立的帶隙 基準參考電壓，增加了LD0的靜態(tài)功耗。

【發(fā)明內(nèi)容】

[0006] 鑒于此，本發(fā)明提供一種內(nèi)嵌參考電壓的低壓LD0,無需獨立的帶隙基準參考電 壓，能降低LD0的靜態(tài)功耗。
[0007] 為達到上述目的，本發(fā)明提供如下技術方案:一種內(nèi)嵌參考電壓的LD0,包括啟動 電路、PTAT電流產(chǎn)生器、跨阻放大器、帶有頻率補償?shù)恼`差放大器、功率驅(qū)動管和反饋網(wǎng)絡； 所述啟動電路與PTAT電流產(chǎn)生器連接，所述跨阻放大器對流過反饋網(wǎng)絡的電流和PTAT電流 產(chǎn)生器產(chǎn)生的電流進行運算，然后轉(zhuǎn)換為電壓信號VI，電壓信號VI通過誤差放大器放大得 到控制電壓Vc，控制電壓信號Vc控制功率驅(qū)動管Mp的柵極以調(diào)整流經(jīng)反饋網(wǎng)絡的電流;所 述跨阻放大器與誤差放大器的連接端與頻率補償單元的一端連接，所述功率驅(qū)動管與反饋 網(wǎng)絡的連接端與頻率補償單元的另一端連接。
[0008] 進一步，所述啟動電路包括第一 PM0S管MP1、第二PM0S管MP2和第一 NM0S管MN1;所 述第一 PM0S管MP1的源極、第二PM0S管MP2的源極接電源VDD，所述第一 PM0S管MP1的柵極與 第一 NM0S管麗1的源極、第一 NM0S管麗1的漏極接地;所述第一 PM0S管MP1的漏極分別與第一 NM0S管麗1的柵極、第二PM0S管MP2的柵極連接，第二PM0S管MP2的漏極與PTAT電流產(chǎn)生器連 接。
[0009] 進一步，所述PTAT電流產(chǎn)生器包括第三PM0S管MP3、第四PM0S管MP4、第二匪0S管 MN2、第三匪0S管MN3、第五匪0S管MN5和第一電阻器R1;所述第三PM0S管MP3的源極、第四 PMOS管MP4的源極與連接電源VDD，所述第三PMOS管MP3的柵極與第四PMOS管MP4的柵極連 接，第三PM0S管MP3的柵極與漏極連接;第三PM0S管MP3的漏極與第二匪0S管麗2的漏極連 接，第二匪0S管麗2的源極經(jīng)第一電阻器R1接地;第二PMOS管MP2的漏極分別與第二匪0S管 麗2的柵極、第三匪0S管MN3的柵極、第三匪0S管MN3的漏極、第四PMOS管MP4的漏極、第五 NM0S管MN5的柵極連接;第三NM0S管MN3的柵極接地，第五NM0S管的源極接地，第五NM0S管的 漏極與跨阻放大器連接。
[0010] 進一步，所述跨阻放大器包括第五PMOS管MP5和第六PMOS管MP6，所述第五PMOS管 MP5的源極、第六PM0S管MP6的源極接電源VDD，所述第五PM0S管MP5的柵極與第六PM0S管MP6 的柵極連接，第五PM0S管MP5的漏極分別與第五PM0S管MP5的柵極、誤差放大器、反饋網(wǎng)絡連 接，所述第六PM0S管MP6的漏極分別與第五NM0S管MN5的漏極、誤差放大器連接。
[0011] 進一步，所述誤差放大器電路包括第六匪0S管麗6、第七匪0S管MN7、第七PM0S管 MP7、第八PM0S管MP8、第三電阻器RZ、第一電容CZ和第二電容Cm;所述第七PM0S管MP7的源 極、第八PM0S管MP8的源極接電源VDD，所述第七PM0S管MP7的柵極與第六PM0S管MP6的漏極 連接，第八PM0S管MP8的柵極與第五PM0S管MP5的漏極連接，所述第七PM0S管MP7的漏極分別 與第三電阻器RZ的一端、第六NM0S管MN6的漏極、第七NM0S管MN7的柵極連接，第一電阻器RZ 的另一端分別與第一電容CZ的一端、第六匪0S管MN6的柵極連接，所述第一電容CZ的另一 端、第六NM0S管MN6的源極、第七NM0S管MN7的源極接地;所述第二電容Cm的一端與第五NM0S 管麗5的漏極連接，第二電容Cm的另一端作為LD0的輸出端，所述第八PM0S管麗8的漏極與第 七NM0S管MN7的漏極連接。
[0012] 進一步，所述功率驅(qū)動管包括PM0S管MP，所述反饋網(wǎng)絡包括第二電阻器R2、第八 NM0S管MN8和第四NM0S管MN4,所述PM0S管MP的源極接電源VDD，PM0S管MP的柵極與第八PM0S 管MP8的漏極連接，PMOS管MP的漏極經(jīng)第二電阻器R2與第八匪0S管MN8的漏極連接，第八 匪0S管麗8的漏極分別與第八NM0S管麗8柵極、第四匪0S管MN4的柵極連接，第八匪0S管麗8 的源極、第四NM0S管MN4的源極接地，第四NM0S管MN4的漏極與第五PM0S管MP5的漏極連接。
[0013] 由于采用了以上技術方案，本發(fā)明具有以下有益技術效果：
[0014] 反饋網(wǎng)絡和PTAT電流產(chǎn)生器在跨阻放大器和誤差放大器的控制下能產(chǎn)生基準參 考電壓，而無需獨立的基準參考電壓，能降低LD0的靜態(tài)功耗。
【附圖說明】
[0015] 為了使本發(fā)明的目的、技術方案和優(yōu)點更加清楚，下面將結(jié)合附圖對本發(fā)明作進 一步的詳細描述，其中：
[0016] 圖1為傳統(tǒng)的LD0邏輯結(jié)構示意圖；
[0017]圖2為本發(fā)明的LD0邏輯結(jié)構示意圖；
[0018] 圖3為本發(fā)明的LD0的電路結(jié)構示意圖；
[0019] 圖4為本發(fā)明的LD0的輸出電壓隨溫度變化示意圖；
[0020] 圖5為本發(fā)明的LD0的負載傳輸響應示意圖。
【具體實施方式】
[0021] 以下將結(jié)合附圖，對本發(fā)明的優(yōu)選實施例進行詳細的描述;應當理解，優(yōu)選實施例 僅為了說明本發(fā)明，而不是為了限制本發(fā)明的保護范圍。
[0022]如圖2所示，為本發(fā)明的LD0的拓撲結(jié)構，包括啟動電路、PTAT電流產(chǎn)生器、跨阻放 大器、誤差放大器，頻率補償單元，功率管MP和反饋網(wǎng)絡?？缱璺糯笃鲗α鬟^反饋網(wǎng)絡的電 流和PTAT電流進行運算，然后轉(zhuǎn)換為電壓信號VI，電壓信號VI通過誤差放大器放大得到控 制電壓Vc，控制電壓信號Vc控制功率驅(qū)動管MP的柵極以調(diào)整流經(jīng)反饋網(wǎng)絡的電流。使得Is =Iptat/K，輸出電壓可計算為：
[0024] 其中VGS,μ為NM0S管麗8的柵源電壓。設計麗8工作在亞閾值區(qū)域，節(jié)省功耗，其柵源 電壓呈負溫度系數(shù)，通過合理的設計Κ和R2的值，可使輸出電壓Vout與溫度無關。隨著CMOS 工藝特征尺寸和電源電壓降低，M0S管工作的柵源電壓VCS,μ逐步降低，可以得到更低的與溫 度無關的輸出電壓。
[0025] 綜上:本發(fā)明的LD0無需獨立的帶隙基準參考電壓，能節(jié)省功耗。
[0026] 如圖3所示，為本發(fā)明的具體的電路圖，一種內(nèi)嵌參考電壓的LD0,包括啟動電路、 PTAT電流產(chǎn)生器、跨阻放大器、帶有頻率補償?shù)恼`差放大器、功率驅(qū)動管和反饋網(wǎng)絡;所述 啟動電路與PTAT電流產(chǎn)生器連接，所述跨阻放大器對流過反饋網(wǎng)絡的電流和PTAT電流產(chǎn)生 器產(chǎn)生的電流進行運算，然后轉(zhuǎn)換為電壓信號VI，電壓信號VI通過誤差放大器放大得到控 制電壓Vc，控制電壓信號Vc控制功率驅(qū)動管MP的柵極以調(diào)整流經(jīng)反饋網(wǎng)絡的電流;所述跨 阻放大器與誤差放大器的連接端與頻率補償單元的一端連接，所述功率驅(qū)動管與反饋網(wǎng)絡 的連接端與頻率補償單元的另一端連接。具體的，
[0027] 所述啟動電路包括第一 PM0S管MP1、第二PM0S管MP2、第一 NM0S管麗1組成；
[0028] 所述PTAT電流產(chǎn)生電路包括第三PM0S管MP3、第四PM0S管MP4、第二NM0S管MN2、第 三NM0S管MN3、第五NM0S管MN5和第一電阻器R1;
[0029] 跨阻放大器電路包括第五PM0S管MP5、第六PM0S管MP6組成；
[0030] 誤差放大器電路包括第六NM0S管MN6、第七匪0S管MN7、第七PM0S管MP7、第八PM0S 管MP8、第三電阻器RZ和第一電容CZ和第二電容Cm;
[0031] 所述功率管包括PM0S管MP;
[0032] 所述反饋網(wǎng)絡包括第二電阻器R2和第八NM0S管MN8、第四NM0S管MN4;
[0033] 第一 PM0S管MP1的源極、第二PM0S管MP2的源極、第三PM0S管MP3的源極、第四PM0S 管MP4的源極、第五PM0S管MP5的源極、第六PM0S管MP6的源極、第七PM0S管MP7的源極、第八 PM0S管MP8的源極和功率管MP的源極均接電源VDD;
[0034] 第一 PM0S管MP1的漏極、第二PM0S管MP2的柵極和第一 NM0S管麗1的柵極連接；
[0035] 第二PM0S管MP2的漏極、第二NM0S管麗2的柵極、第三匪0S管麗3的柵極和漏極、第 五NM0S管麗5的柵極和第四PM0S管MP4的漏極連接；
[0036] 第四PM0S管MP4的柵極、第三PM0S管MP3的柵極與漏極和第二NM0S管MN2的漏極相 連；
[0037] 第二NM0S管MN2的源極與第一電阻器R1的一端相連，第一電阻器R1的另一端接地， [0038] 第五匪0S管麗5的漏極、第六PM0S管MP6的漏極、第七PM0S管MP7的柵極分別與第二 電容Cm的一端相連；
[0039] 第六PM0S管MP6的柵極、第五PM0S管MP5的柵極與漏極、第四NM0S管MN4的漏極分別 與第八PM0S管MP8的柵極相連；
[0040] 第四匪0S管MN4的柵極、第八NM0S管的柵極與漏極分別與第二電阻器R2的一端相 連；
[0041 ] 第七PM0S管MP7的漏極、第六NM0S管MN6的漏極、第七NM0S管MN7的柵極分別與第三 電阻器RZ的一端相連;第三電阻器RZ的另一端、第一電容器CZ的一端分別與第六NM0S管MN6 的柵極相連；
[0042] 第八PM0S管MP8的漏極、第七NM0S管MN7的漏極分別與PM0S管MP的柵極相連；
[0043 ] PM0S管MP的漏極、第二電阻器R2的另一端分別與第二電容器Cm的另一端相連； [0044] 第一匪0S管麗1的源極、第一匪0S管麗1的漏極、第三匪0S管麗3的源極、第四匪0S 管MN4的源極、第五NM0S管MN5的源極、第六NM0S管MN6的源極、第七NM0S管MN7的源極、第八 NM0S管MN8的源極、第一電阻R1的另一端和第一電容器CZ的另一端均接地GND。
[0045]下面對本發(fā)明運算放大器的驅(qū)動能力進行驗證，在SMIC 65nm標準CMOS下，通過 Cadence Spectre仿真，本發(fā)明的LD0的輸出電壓隨溫度的變化如圖4所示:根據(jù)驗證結(jié)果， 本發(fā)明的LD0輸出電壓約為0.6V，且隨溫度變化很小。當負載電容為1 OOpF時，輸出電流在 100ns內(nèi)從0mA切換到50mA時，輸出電壓如圖5所示，根據(jù)驗證結(jié)果，本發(fā)明的LD0響應時間約 為1.5ys，過沖為88mV下沖為57mV，靜態(tài)功耗僅為28μΑ。
[0046]以上所述僅為本發(fā)明的優(yōu)選實施例，并不用于限制本發(fā)明，顯然，本領域的技術人 員可以對本發(fā)明進行各種改動和變型而不脫離本發(fā)明的精神和范圍。這樣，倘若本發(fā)明的 這些修改和變型屬于本發(fā)明權利要求及其等同技術的范圍之內(nèi)，則本發(fā)明也意圖包含這些 改動和變型在內(nèi)。
【主權項】
1. 一種內(nèi)嵌參考電壓的LDO,其特征在于：包括啟動電路、PTAT電流產(chǎn)生器、跨阻放大 器、帶有頻率補償?shù)恼`差放大器、功率驅(qū)動管和反饋網(wǎng)絡;所述啟動電路與PTAT電流產(chǎn)生器 連接，所述跨阻放大器對流過反饋網(wǎng)絡的電流和PTAT電流產(chǎn)生器產(chǎn)生的電流進行運算，然 后轉(zhuǎn)換為電壓信號VI，電壓信號VI通過誤差放大器放大得到控制電壓Vc，控制電壓信號Vc 控制功率驅(qū)動管MP的柵極以調(diào)整流經(jīng)反饋網(wǎng)絡的電流;所述跨阻放大器與誤差放大器的連 接端與頻率補償單元的一端連接，所述功率驅(qū)動管與反饋網(wǎng)絡的連接端與頻率補償單元的 另一端連接。2. 根據(jù)權利要求1所述的內(nèi)嵌參考電壓的LD0,其特征在于：所述啟動電路包括第一 PM0S管MP1、第二PM0S管MP2和第一 NM0S管MN1;所述第一 PM0S管MP1的源極、第二PM0S管MP2 的源極接電源VDD，所述第一 PM0S管MP1的柵極與第一匪0S管MN1的源極、第一匪0S管MN1的 漏極接地;所述第一 PM0S管MP1的漏極分別與第一 NM0S管MN1的柵極、第二PM0S管MP2的柵極 連接，第二PM0S管MP2的漏極與PTAT電流產(chǎn)生器連接。3. 根據(jù)權利要求2所述的內(nèi)嵌參考電壓的LD0,其特征在于:所述PTAT電流產(chǎn)生器包括 第三PM0S管MP3、第四PM0S管MP4、第二NM0S管MN2、第三NM0S管MN3、第五NM0S管MN5和第一電 阻器R1;所述第三PM0S管MP3的源極、第四PM0S管MP4的源極與連接電源VDD，所述第三PM0S 管MP3的柵極與第四PM0S管MP4的柵極連接，第三PM0S管MP3的柵極與漏極連接;第三PM0S管 MP3的漏極與第二NM0S管MN2的漏極連接，第二NM0S管MN2的源極經(jīng)第一電阻器R1接地;第二 PM0S管MP2的漏極分別與第二NM0S管MN2的柵極、第三NM0S管MN3的柵極、第三NM0S管MN3的 漏極、第四PM0S管MP4的漏極、第五匪0S管麗5的柵極連接;第三NM0S管麗3的柵極接地，第五 NM0S管的源極接地，第五NM0S管的漏極與跨阻放大器連接。4. 根據(jù)權利要求3所述的內(nèi)嵌參考電壓的LD0,其特征在于:所述跨阻放大器包括第五 PM0S管MP5和第六PM0S管MP6,所述第五PM0S管MP5的源極、第六PM0S管MP6的源極接電源 VDD，所述第五PM0S管MP5的柵極與第六PM0S管MP6的柵極連接，第五PM0S管MP5的漏極分別 與第五PM0S管MP5的柵極、誤差放大器、反饋網(wǎng)絡連接，所述第六PM0S管MP6的漏極分別與第 五NM0S管MN5的漏極、誤差放大器連接。5. 根據(jù)權利要求4所述的內(nèi)嵌參考電壓的LD0,其特征在于:所述誤差放大器電路包括 第六NM0S管MN6、第七NM0S管MN7、第七PM0S管MP7、第八PM0S管MP8、第三電阻器RZ、第一電容 CZ和第二電容Cm;所述第七PM0S管MP7的源極、第八PM0S管MP8的源極接電源VDD，所述第七 PM0S管MP7的柵極與第六PM0S管MP6的漏極連接，第八PM0S管MP8的柵極與第五PM0S管MP5的 漏極連接，所述第七PM0S管MP7的漏極分別與第三電阻器RZ的一端、第六NM0S管MN6的漏極、 第七NM0S管MN7的柵極連接，第一電阻器RZ的另一端分別與第一電容CZ的一端、第六NM0S管 麗6的柵極連接，所述第一電容CZ的另一端、第六匪0S管MN6的源極、第七NM0S管MN7的源極 接地;所述第二電容Cm的一端與第五匪0S管MN5的漏極連接，第二電容Cm的另一端作為LD0 的輸出端，所述第八PM0S管MN8的漏極與第七NM0S管MN7的漏極連接。6. 根據(jù)權利要求5所述的內(nèi)嵌參考電壓的LD0,其特征在于:所述功率驅(qū)動管包括PM0S 管MP，所述反饋網(wǎng)絡包括第二電阻器R2、第八NM0S管麗8和第四NM0S管MN4，所述PM0S管MP的 源極接電源VDD，PM0S管MP的柵極與第八PM0S管MP8的漏極連接，PM0S管MP的漏極經(jīng)第二電 阻器R2與第八NM0S管MN8的漏極連接，第八NM0S管MN8的漏極分別與第八NM0S管MN8柵極、第 四匪0S管MN4的柵極連接，第八NM0S管麗8的源極、第四NM0S管MN4的源極接地，第四匪0S管 MN4的漏極與第五PMOS管MP5的漏極連接。
【文檔編號】G05F1/565GK105867506SQ201610232201
【公開日】2016年8月17日
【申請日】2016年4月14日
【發(fā)明人】廖鵬飛, 張顏林, 譚林, 雷昕, 蘇晨, 劉倫才
【申請人】中國電子科技集團公司第二十四研究所