延時(shí)量自動(dòng)校正的等效采樣裝置的制造方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及電子行業(yè)雷達(dá)技術(shù)領(lǐng)域，尤其涉及一種延時(shí)量自動(dòng)校正的等效采樣裝 置。
【背景技術(shù)】
[0002] 超寬帶雷達(dá)是指工作帶寬大于中心頻率的25%的雷達(dá)探測(cè)技術(shù)，其具有良好分辨 率和穿透深度的無(wú)損探測(cè)技術(shù)，可對(duì)地下的管線、缺陷及地質(zhì)分層等進(jìn)行成像，能對(duì)隱藏在 墻后的運(yùn)動(dòng)目標(biāo)進(jìn)行非入侵式探測(cè)以及成像，同時(shí)能對(duì)埋在廢墟下的人的呼吸信號(hào)進(jìn)行檢 測(cè)，在反恐、技偵、軍事、搜救、安檢、醫(yī)學(xué)及室內(nèi)精確定位等領(lǐng)域具有巨大應(yīng)用價(jià)值。
[0003] 目前，超寬帶信號(hào)的采樣大多是利用等效采樣技術(shù)。實(shí)現(xiàn)等效采樣中的等間隔的 時(shí)間延時(shí)的方法很多，常用的有快慢斜波比較法、頻差法及可編程延時(shí)調(diào)整法。其中最為方 便的是可編程延時(shí)線法，即在每個(gè)脈沖重復(fù)周期中，依次等間隔設(shè)置可編程延時(shí)芯片的延 時(shí)量。
[0004] 由于可編程延時(shí)芯片受溫度的影響，其延時(shí)分辨率會(huì)隨著溫度的變化而變化，從 而導(dǎo)致等效采樣的不均勻性。這種不均勻的等效采樣會(huì)使雷達(dá)回波的某些信息丟失或冗 余。

【發(fā)明內(nèi)容】

[0005] (一)要解決的技術(shù)問(wèn)題
[0006] 鑒于上述技術(shù)問(wèn)題，本發(fā)明提供了一種延時(shí)量自動(dòng)校正的等效采樣裝置，以實(shí)現(xiàn) 等效采樣的均勻性。
[0007] (二)技術(shù)方案
[0008] 本發(fā)明延時(shí)量自動(dòng)校正的等效采樣裝置包括：
[0009] FPGA芯片 10;
[0010] 時(shí)鐘源20,用于產(chǎn)生第一時(shí)鐘CLK1;
[0011] 第一扇出芯片30,與時(shí)鐘源20電性連接，用于由所述第一時(shí)鐘CLK1產(chǎn)生兩路時(shí)鐘-第二時(shí)鐘CLK2和第三時(shí)鐘CLK3，其中，第三時(shí)鐘CLK3輸入FPGA芯片10;
[0012]可編程延時(shí)芯片40,其輸入端連接至第一扇出芯片30中第二時(shí)鐘CLK2的輸出端， 其控制端連接至FPGA芯片10的輸出端，用于利用該FPGA芯片10輸出的延時(shí)量對(duì)輸入的第二 時(shí)鐘CLK2進(jìn)行延時(shí)，產(chǎn)生并輸出第四時(shí)鐘CLK4;
[0013]第二扇出芯片50,與可編程延時(shí)芯片40的輸出端電性連接，用于由輸入的第四時(shí) 鐘CLK4產(chǎn)生兩路時(shí)鐘-第五時(shí)鐘CLK5和第六時(shí)鐘CLK6,其中，第六時(shí)鐘CLK6輸入FPGA芯片 10;
[0014]模數(shù)轉(zhuǎn)換芯片60,其時(shí)鐘輸入端連接至第二扇出芯片50中第五時(shí)鐘CLK5的輸出 端，其信號(hào)輸入端輸入模擬信號(hào)，用于利用該第五時(shí)鐘CLK5作為采樣時(shí)鐘，對(duì)輸入的模擬信 號(hào)進(jìn)行采樣并輸出；
[0015] 其中，F(xiàn)PGA芯片10利用第三時(shí)鐘CLK3作為工作時(shí)鐘采樣第六時(shí)鐘CLK6,計(jì)算可編 程延時(shí)芯片40的延時(shí)精度，并由該延時(shí)精度和第一時(shí)鐘CLK1的時(shí)間周期，生成延時(shí)量并傳 輸至可編程延時(shí)芯片40的控制端。
[0016] (三)有益效果
[0017]從上述技術(shù)方案可以看出，本發(fā)明延時(shí)量自動(dòng)校正的等效采樣裝置具有電路結(jié)構(gòu) 簡(jiǎn)單、測(cè)量精度高、實(shí)時(shí)矯正能力強(qiáng)等優(yōu)點(diǎn)。
【附圖說(shuō)明】
[0018] 圖1為根據(jù)本發(fā)明實(shí)施例延時(shí)量自動(dòng)校正的等效采樣裝置的結(jié)構(gòu)示意圖；
[0019] 圖2為利用FPGA芯片中采樣時(shí)鐘采樣延時(shí)后的第六時(shí)鐘的示意圖；
[0020] 圖3為圖1所示等效采樣裝置中FPGA芯片的功能結(jié)構(gòu)示意圖；
[0021 ]圖4為圖1所示等效采樣裝置中FPGA芯片測(cè)量延時(shí)芯片延時(shí)精度的程序流程圖；
[0022] 圖5為測(cè)量的累計(jì)量；
[0023] 圖6為異或結(jié)果；
[0024] 圖7A和圖7B分別為利用現(xiàn)有技術(shù)與本實(shí)施例等效采樣裝置處理得到信號(hào)的對(duì)比 圖。
[0025]【主要元件符號(hào)說(shuō)明】
[0026] 10-FPGA 芯片；
[0027] 110-D觸發(fā)器； m-第一計(jì)數(shù)器； 112-比較器；
[0028] Regl-第一寄存器； Reg2-第二寄存器； 115-異或門；
[0029] 116-判決器； 117-第二計(jì)數(shù)器； 118-第三計(jì)數(shù)器；
[0030] 119-第四計(jì)數(shù)器； 120-DSP內(nèi)核； 121-延時(shí)控制器；
[0031] 20-時(shí)鐘源； 30-第一扇出芯片；
[0032] 40-可編程延時(shí)芯片； 50-第二扇出芯片； 60-模數(shù)轉(zhuǎn)換芯片；
[0033] 70-接收天線； 80-接收前端電路。
【具體實(shí)施方式】
[0034] 本發(fā)明延時(shí)量自動(dòng)校正的等效采樣裝置基于可編程延時(shí)芯片及可編程邏輯門陣 列FPGA，其中的延時(shí)量自動(dòng)矯正過(guò)程主要包括:利用FPGA實(shí)時(shí)測(cè)量可編程延時(shí)芯片的延時(shí) 精度;然后根據(jù)延時(shí)電路的延時(shí)精度自動(dòng)調(diào)整等效采樣中的延時(shí)量，從而保證等間隔地等 效米樣。
[0035] 為使本發(fā)明的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚明白，以下結(jié)合具體實(shí)施例，并參照 附圖，對(duì)本發(fā)明進(jìn)一步詳細(xì)說(shuō)明。
[0036] 在本發(fā)明的一個(gè)示例性實(shí)施例中，提供了一種延時(shí)量自動(dòng)校正的等效采樣裝置。 圖1為根據(jù)本發(fā)明實(shí)施例延時(shí)量自動(dòng)校正的等效采樣裝置的結(jié)構(gòu)示意圖。如圖1所示，本實(shí) 施例等效采樣裝置包括：
[0037] FPGA芯片 10;
[0038] 時(shí)鐘源20,用于產(chǎn)生穩(wěn)定的第一時(shí)鐘CLK1;
[0039] 第一扇出芯片30,與時(shí)鐘源20電性連接，用于由所述第一時(shí)鐘CLK1產(chǎn)生兩路時(shí)鐘- 第二時(shí)鐘CLK2和第三時(shí)鐘CLK3,其中，第三時(shí)鐘CLK3輸入FPGA芯片10,作為其工作時(shí)鐘； [0040]可編程延時(shí)芯片40,其輸入端連接至第一扇出芯片30中第二時(shí)鐘CLK2的輸出端， 其控制端連接至FPGA芯片10的輸出端，用于利用該FPGA芯片10輸出的延時(shí)量對(duì)輸入的第二 時(shí)鐘CLK2進(jìn)行延時(shí)，產(chǎn)生并輸出第四時(shí)鐘CLK4;
[0041]第二扇出芯片50,與可編程延時(shí)芯片40的輸出端電性連接，用于由輸入的第四時(shí) 鐘CLK4產(chǎn)生兩路時(shí)鐘-第五時(shí)鐘CLK5和第六時(shí)鐘CLK6,其中，第六時(shí)鐘CLK6輸入FPGA芯片 10;
[0042]模數(shù)轉(zhuǎn)換芯片60,其時(shí)鐘輸入端連接至第二扇出芯片50中第五時(shí)鐘CLK5的輸出 端，其信號(hào)輸入端輸入模擬信號(hào)，用于利用該第五時(shí)鐘CLK5作為采樣時(shí)鐘，對(duì)輸入的模擬信 號(hào)進(jìn)行采樣并輸出；
[0043] 其中，F(xiàn)PGA芯片10利用第三時(shí)鐘CLK3作為工作時(shí)鐘采樣第六時(shí)鐘CLK6,計(jì)算可編 程延時(shí)芯片40的延時(shí)精度，并由該延時(shí)精度、第一時(shí)鐘CLK1的時(shí)間周期以及等效采樣間隔， 生成延時(shí)量并傳輸至可編程延時(shí)芯片40。其中，可編程延時(shí)芯片40的延時(shí)精度隨外界環(huán)境 溫度的變化而變化。
[0044]以下對(duì)本實(shí)施例延時(shí)量自動(dòng)校正的等效采樣裝置的各個(gè)組成部分進(jìn)行詳細(xì)說(shuō)明。 [0045]接收天線70接收探測(cè)區(qū)域的雷達(dá)回波信號(hào)。接收前端電路80對(duì)接收天線70接收到 的雷達(dá)回波信號(hào)進(jìn)行調(diào)理放大后輸入至模數(shù)轉(zhuǎn)換芯片60的信號(hào)輸入端。本實(shí)施例的等效采 樣裝置對(duì)接收前端電路80輸出的調(diào)理放大后的回波信號(hào)進(jìn)行等效采樣。
[0046]時(shí)鐘源20為一恒溫晶振源，為該等效采樣裝置提供一個(gè)穩(wěn)定的第一時(shí)鐘CLK1。第 一扇出芯片30和第二扇出芯片50均為超低抖動(dòng)扇出芯片?？删幊萄訒r(shí)芯片40為等效采樣提 供細(xì)小的步進(jìn)延時(shí)。
[0047] 請(qǐng)參照?qǐng)D1，恒溫晶振源產(chǎn)生一個(gè)200MHz的第一時(shí)鐘CLK1，通過(guò)第一扇出芯片3得 到兩路時(shí)鐘-第二時(shí)鐘CLK2與第三時(shí)鐘CLK3,其中，將第三時(shí)鐘CLK3作為FPGA芯片的工作時(shí) 鐘，這個(gè)時(shí)鐘是恒定的。CLK2通過(guò)可編程延時(shí)芯片40進(jìn)行延時(shí)后，得到具有延時(shí)信息的第四 時(shí)鐘CLK4。為了測(cè)量可編程延時(shí)芯片40的延時(shí)分辨率，將第四時(shí)鐘CLK4經(jīng)過(guò)另一扇出芯片 得到兩路相同的時(shí)鐘-第五時(shí)鐘CLK5與第六時(shí)鐘CLK6,其中，第五時(shí)鐘CLK5作為模數(shù)轉(zhuǎn)換芯 片ADC的采樣時(shí)鐘，第六時(shí)鐘CLK6反饋到FPGA中。此時(shí)，第三時(shí)鐘CLK3與第六時(shí)鐘CLK6的時(shí) 間差就包含了兩個(gè)分量：第一，可編程延時(shí)芯片40的延時(shí)量tdelay ;第二，固定的傳輸延時(shí) tf ixed。這個(gè)時(shí)間差可以寫成：
[0048] Δ t = tdelay+tfixed (1)
[0049] 圖2為利用FPGA芯片中采樣時(shí)鐘采樣延時(shí)后的第六時(shí)鐘的示意圖。請(qǐng)參照?qǐng)D2,在 FPGA芯片10中，利用穩(wěn)定的第三時(shí)鐘CLK3的上升沿采樣帶有延時(shí)信息的時(shí)鐘CLK6。
[0050] 圖3為圖1所示等效采樣裝置中FPGA芯片的功能結(jié)構(gòu)示意圖。參照?qǐng)D3,該FPGA芯片 10包括：
[00511 D觸發(fā)器110,用于利用第三時(shí)鐘CLK3作為采樣時(shí)鐘對(duì)第六時(shí)鐘CLK6的信號(hào)進(jìn)行采 樣；
[0052]第一計(jì)數(shù)器111，其輸入端連接至D觸發(fā)器110的輸出端，用于累計(jì)D觸發(fā)器的采樣 次數(shù)Ni和采樣值為1的出現(xiàn)次數(shù)C，這里設(shè)置采樣次數(shù)上限1%為512次，當(dāng)采樣次數(shù)他超過(guò) 512次時(shí)，該第一計(jì)數(shù)器111清零，啟動(dòng)下一次的可編程延時(shí)芯片40的延時(shí)設(shè)置；
[0053]比較器112,其兩輸入端分別輸入變量C與設(shè)定的參考值Cr，其控制端連接至第一 計(jì)數(shù)器111。當(dāng)?shù)谝挥?jì)數(shù)器的采樣次數(shù)等于512次時(shí)，比較器112被使能，其判斷變量C與參考 值的大小，這里設(shè)置參考值為435。當(dāng)變量C大于參考值C r時(shí)，比較器輸出"Γ ;當(dāng)變量C小于 參考值Cr時(shí)，比較器輸出"0"；
[0054] 第一寄存器Regl和第二寄存器Reg2,用于寄存兩個(gè)相鄰的第六時(shí)鐘CLK6的采樣 值；
[0055] 異或門115,對(duì)兩個(gè)寄存器的值進(jìn)行異或操作，得到異或結(jié)果，由該異或結(jié)果可以 判斷第六時(shí)鐘CLK6的上升沿或下降沿是否到來(lái)，如果到來(lái)，則異或結(jié)果為1，否則，異或結(jié)果 為〇;
[0056] 判決器116,用于根據(jù)異或門的異或結(jié)果對(duì)第二計(jì)數(shù)器117、第三計(jì)數(shù)器118、第四 計(jì)數(shù)器119進(jìn)行操作:如果異或結(jié)果為1，則令第二計(jì)數(shù)器117計(jì)數(shù)的變量N 2自加1;如果異或 結(jié)果為0，且第二計(jì)數(shù)器計(jì)數(shù)的變量他為0，則令第四計(jì)數(shù)器119計(jì)數(shù)的變量N4自加1;否則，令 第三計(jì)數(shù)器118計(jì)數(shù)的變量N 3自加1;
[0057] DSP內(nèi)核120,用于利用變量N#PN3計(jì)算延時(shí)芯片的延時(shí)分辨率td。，計(jì)算公式為：
[0059]其中，5ns是第一時(shí)鐘CLK1提供的時(shí)鐘周期。當(dāng)?shù)谝粫r(shí)鐘CLK1提供的時(shí)鐘周期to變 化時(shí)，其也會(huì)隨之變化。
[0060] 同時(shí)，固定的傳輸延時(shí)可以按如下公式(3)計(jì)算：
[0061] tfixed = N4 · tdc (3)
[0062] 延時(shí)控制器121，用于接收DSP內(nèi)核120計(jì)算得到的延時(shí)分辨率td。，按延時(shí)分辨率 tdc為延時(shí)增量設(shè)置可編程延時(shí)芯片40的延時(shí)量:tdelay=itdC。
[0063] 圖4為圖1所示等效采樣裝置中FPGA芯片測(cè)量延時(shí)芯片延時(shí)精度的邏輯流程圖。請(qǐng) 參照?qǐng)D3和圖4，F(xiàn)PGA芯片中各個(gè)部件的工作過(guò)程包括：
[0064] (1)D觸發(fā)器110利用第三時(shí)鐘CLK3作為采樣時(shí)鐘對(duì)第六時(shí)鐘CLK6的信號(hào)進(jìn)行采 樣；
[0065] (2)第一計(jì)數(shù)器111累計(jì)D觸發(fā)器的采樣次數(shù)他和采樣值為1的出現(xiàn)次數(shù)C，判斷第 一計(jì)數(shù)器的采樣次數(shù)他是否達(dá)到設(shè)定的采樣次數(shù)上限Nave，如否，則向延時(shí)控制器121提供 第一使能信號(hào)EN1;如是，采樣次數(shù)清零，向延時(shí)控制器121提供第二使能信號(hào)EN2,向比較器 112提供第三使能信號(hào)EN3,向其輸出C;
[0066] (3)對(duì)于延時(shí)控制器121:
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