一種無(wú)功補(bǔ)償智能控制裝置的出口邏輯電路的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及出口邏輯電路技術(shù)領(lǐng)域，尤其涉及一種無(wú)功補(bǔ)償智能控制裝置的出口邏輯電路。
【背景技術(shù)】
[0002]在我國(guó)的電網(wǎng)中，交流電從發(fā)電機(jī)發(fā)出，經(jīng)過(guò)多級(jí)輸變配電，最后到達(dá)用電設(shè)備。用電設(shè)備多數(shù)是電動(dòng)機(jī)、變壓器等電感性負(fù)載，如果沒(méi)有無(wú)功補(bǔ)償措施，大量的無(wú)功功率將從發(fā)電機(jī)流向用電設(shè)備，自上而下就充滿(mǎn)了無(wú)功流動(dòng)，使輸、變、配、用電系統(tǒng)損耗增大、輸送能力降低、穩(wěn)定性變差，甚至造成系統(tǒng)崩潰。目前的無(wú)功補(bǔ)償措施主要通過(guò)投切電容器進(jìn)行補(bǔ)償。另外，在電網(wǎng)系統(tǒng)中大量存在著開(kāi)關(guān)切換等引起的電磁干擾，也偶爾發(fā)生過(guò)電壓、低電壓、過(guò)電流等暫時(shí)故障。電磁干擾的存在不應(yīng)引起電容器誤投切，在電網(wǎng)暫時(shí)故障情況下電容器不應(yīng)投切。
[0003]出口邏輯電路是無(wú)功補(bǔ)償智能控制裝置的核心模塊。它由CPU進(jìn)行操作控制，經(jīng)過(guò)一定的時(shí)序或邏輯后向外發(fā)出命令，控制繼電器等開(kāi)關(guān)電路，進(jìn)而控制電容器的投切。
[0004]通過(guò)以上所知，出口邏輯電路性能的高低直接影響電容器動(dòng)作的可靠性，進(jìn)而影響電網(wǎng)系統(tǒng)的穩(wěn)定運(yùn)行。但目前的出口邏輯電路普遍采用專(zhuān)用D觸發(fā)器或鎖存器芯片構(gòu)成，通過(guò)CPU的并行總線(xiàn)一次寫(xiě)入后，直接控制出口輸出。這種電路存在著抗干擾能力差、占板面積大、費(fèi)用高、保密性差的缺點(diǎn)。

【發(fā)明內(nèi)容】

[0005]本發(fā)明的目的就是為了解決上述問(wèn)題，提供一種無(wú)功補(bǔ)償智能控制裝置的出口邏輯電路，將FPGA引入出口邏輯電路的設(shè)計(jì)中，可做到內(nèi)部電路靈活編程、外部管腳靈活輸出，提高了設(shè)計(jì)的靈活性。
[0006]為了實(shí)現(xiàn)上述目的，本發(fā)明采用如下技術(shù)方案:
[0007]—種無(wú)功補(bǔ)償智能控制裝置的出口邏輯電路，包括CPU、FPGA及復(fù)位芯片，所述CPU的并行總線(xiàn)接入FPGA中，復(fù)位芯片的復(fù)位信號(hào)接入FPGA ;
[0008]所述FPGA包括譯碼電路，所述并行總線(xiàn)接入譯碼電路，生成多個(gè)獨(dú)立的片選信號(hào)；每個(gè)片選信號(hào)分別接一個(gè)D觸發(fā)器，D觸發(fā)器的輸出信號(hào)接入邏輯門(mén)電路，所述邏輯門(mén)電路的輸出接FPGA的一個(gè)輸出管腳，進(jìn)而驅(qū)動(dòng)外部的開(kāi)關(guān)電路。
[0009]所述并行總線(xiàn)包括數(shù)據(jù)總線(xiàn)、地址總線(xiàn)及控制信號(hào)。
[0010]D觸發(fā)器的位數(shù)與數(shù)據(jù)總線(xiàn)的寬度相同，所述D觸發(fā)器包括兩個(gè)，分別為D觸發(fā)器U1和D觸發(fā)器U2。
[0011]所述地址總線(xiàn)及控制信號(hào)通過(guò)譯碼電路生成兩個(gè)獨(dú)立的片選信號(hào)，兩個(gè)片選信號(hào)分別接D觸發(fā)器U1和D觸發(fā)器U2的CLK端，D觸發(fā)器U1和D觸發(fā)器U2的D端都接數(shù)據(jù)總線(xiàn)，D觸發(fā)器U1和D觸發(fā)器U2的輸出端分別輸出Q1和Q2信號(hào)。
[0012]所述邏輯門(mén)電路的輸入來(lái)自?xún)蓚€(gè)觸發(fā)器的輸出，其邏輯為A = Q1+/Q2，A端輸出到FPGA管腳，進(jìn)而驅(qū)動(dòng)外部的開(kāi)關(guān)電路。
[0013]復(fù)位芯片的復(fù)位信號(hào)接D觸發(fā)器U1的置位端和D觸發(fā)器U2的清零端，復(fù)位芯片復(fù)位時(shí)輸出復(fù)位信號(hào)，確保D觸發(fā)器輸出穩(wěn)定的信號(hào)，從而確保在上電瞬間FPGA管腳輸出穩(wěn)定的狀態(tài)。
[0014]本發(fā)明的有益效果:
[0015]將FPGA引入出口邏輯電路的設(shè)計(jì)中，可做到內(nèi)部電路靈活編程、外部管腳靈活輸出，提高了設(shè)計(jì)的靈活性。
[0016]FPGA內(nèi)部程序很難被破譯，相應(yīng)的印制板很難被抄襲、復(fù)制，提高了設(shè)計(jì)的保密性和安全性。
[0017]在系統(tǒng)要求出口較多的情況下，如果使用傳統(tǒng)的設(shè)計(jì)，將增加很多的觸發(fā)器或鎖存器芯片并增加占用印制板的面積，而采用FPGA設(shè)計(jì)出口邏輯電路，僅一個(gè)芯片足夠完成，大大降低了成本。
[0018]在內(nèi)部電路中，只有兩個(gè)觸發(fā)器的輸出在規(guī)定的相反邏輯下出口才能動(dòng)作，提高了出口動(dòng)作的門(mén)檻，從而增強(qiáng)了抗干擾能力。
[0019]將復(fù)位芯片的復(fù)位信號(hào)引入出口邏輯電路的設(shè)計(jì)，在上電復(fù)位情況下，觸發(fā)器處于確定狀態(tài)，避免了上電誤動(dòng)作的可能性，進(jìn)一步提高了可靠性。
【附圖說(shuō)明】
[0020]圖1是本發(fā)明的總體結(jié)構(gòu)示意圖。
[0021]圖2是本發(fā)明的具體電路原理圖。
【具體實(shí)施方式】
[0022]下面結(jié)合附圖與實(shí)施例對(duì)本發(fā)明作進(jìn)一步說(shuō)明。
[0023]如圖中1所示，由CPU、復(fù)位芯片和FPGA構(gòu)成整個(gè)系統(tǒng)。FPGA采用Microsemi公司的ProASIC3系列的A3P125，由于采用非易失FLASH技術(shù)，A3P125具有安全性、低功耗、上電即行等特點(diǎn)。CPU采用TI公司的TMS320F28335，它具備并行總線(xiàn)輸出的能力，包括16位數(shù)據(jù)總線(xiàn)、19位地址總線(xiàn)和控制信號(hào)線(xiàn)等。復(fù)位芯片采用TI公司的TPS3705-33D，輸出的復(fù)位信號(hào)為低電平。將CPU的并行總線(xiàn)、復(fù)位芯片的復(fù)位信號(hào)均連接至FPGA，F(xiàn)PGA經(jīng)過(guò)內(nèi)部的邏輯電路輸出信號(hào)至FPGA管腳，之后輸出到外部驅(qū)動(dòng)繼電器等開(kāi)關(guān)電路。
[0024]如圖中2所示，來(lái)自CPU的地址總線(xiàn)和控制信號(hào)線(xiàn)(片選信號(hào)CS、寫(xiě)信號(hào)WR)經(jīng)過(guò)譯碼電路生成兩個(gè)獨(dú)立的片選0UTCS1和0UTCS2。在FPGA內(nèi)部設(shè)計(jì)兩個(gè)獨(dú)立的D觸發(fā)器U1、U2，U1、U2都為16位的觸發(fā)器，與CPU的數(shù)據(jù)總線(xiàn)寬度保持一致。其中兩個(gè)觸發(fā)器的D端均接來(lái)自CPU的數(shù)據(jù)總線(xiàn)DB，U1的CLK端接0UTCS1，U2的CLK端接0UTCS2。觸發(fā)器U1和U2的輸出Ql、Q2分別接入門(mén)電路U3的兩端，門(mén)電路U3的門(mén)邏輯為:A = Q1+/Q2。將A輸出到FPGA的管腳。這樣通過(guò)片選信號(hào)的上升沿，可將數(shù)據(jù)總線(xiàn)的值寫(xiě)入Q端，從而改變A的值，進(jìn)而輸出到外部的繼電器回路，控制電容器的投切。
[0025]—般規(guī)定A輸出為“0”時(shí)繼電器動(dòng)作。如果要使A輸出為“0”，Q1輸出應(yīng)為“0”，Q2輸出應(yīng)為“1”，也就是說(shuō)，觸發(fā)器U1、U2應(yīng)輸出規(guī)定的值且兩個(gè)值必須相反才能使繼電器動(dòng)作，與單個(gè)的觸發(fā)器或鎖存器電路相比，提高了繼電器動(dòng)作的門(mén)檻，增大了繼電器動(dòng)作的難度，從而增強(qiáng)了電路的抗干擾能力。
[0026]復(fù)位芯片的復(fù)位信號(hào)接U1的置位端和U2的復(fù)位端。這樣，在復(fù)位芯片復(fù)位期間，U1的輸出Q1為“ 1”，U2的輸出Q2為“0”，則輸出A為“ 1”，可保證A輸出確定的狀態(tài)，且保證外部繼電器不動(dòng)作，從而提高了電路的可靠性。
[0027]上述雖然結(jié)合附圖對(duì)本發(fā)明的【具體實(shí)施方式】進(jìn)行了描述，但并非對(duì)本發(fā)明保護(hù)范圍的限制，所屬領(lǐng)域技術(shù)人員應(yīng)該明白，在本發(fā)明的技術(shù)方案的基礎(chǔ)上，本領(lǐng)域技術(shù)人員不需要付出創(chuàng)造性勞動(dòng)即可做出的各種修改或變形仍在本發(fā)明的保護(hù)范圍以?xún)?nèi)。
【主權(quán)項(xiàng)】
1.一種無(wú)功補(bǔ)償智能控制裝置的出口邏輯電路，其特征是，包括CPU、FPGA及復(fù)位芯片，所述CPU的并行總線(xiàn)接入FPGA中，復(fù)位芯片的復(fù)位信號(hào)接入FPGA ; 所述FPGA包括譯碼電路，所述并行總線(xiàn)接入譯碼電路，生成多個(gè)獨(dú)立的片選信號(hào)；每個(gè)片選信號(hào)分別接一個(gè)D觸發(fā)器，D觸發(fā)器的輸出信號(hào)接入邏輯門(mén)電路，所述邏輯門(mén)電路的輸出接FPGA的一個(gè)輸出管腳，進(jìn)而驅(qū)動(dòng)外部的開(kāi)關(guān)電路。2.如權(quán)利要求1所述一種無(wú)功補(bǔ)償智能控制裝置的出口邏輯電路，其特征是，所述并行總線(xiàn)包括數(shù)據(jù)總線(xiàn)、地址總線(xiàn)及控制信號(hào)。3.如權(quán)利要求2所述一種無(wú)功補(bǔ)償智能控制裝置的出口邏輯電路，其特征是，D觸發(fā)器的位數(shù)與數(shù)據(jù)總線(xiàn)的寬度相同，所述D觸發(fā)器包括兩個(gè)，分別為D觸發(fā)器Ul和D觸發(fā)器U2。4.如權(quán)利要求3所述一種無(wú)功補(bǔ)償智能控制裝置的出口邏輯電路，其特征是，所述地址總線(xiàn)及控制信號(hào)通過(guò)譯碼電路生成兩個(gè)獨(dú)立的片選信號(hào)，兩個(gè)片選信號(hào)分別接D觸發(fā)器Ul和D觸發(fā)器U2的CLK端，D觸發(fā)器Ul和D觸發(fā)器U2的D端都接數(shù)據(jù)總線(xiàn)，D觸發(fā)器Ul和D觸發(fā)器U2的輸出端分別輸出Ql和Q2信號(hào)。5.如權(quán)利要求4所述一種無(wú)功補(bǔ)償智能控制裝置的出口邏輯電路，其特征是，所述邏輯門(mén)電路的輸入來(lái)自?xún)蓚€(gè)觸發(fā)器的輸出，其邏輯為A = Q1+/Q2，A端輸出到FPGA管腳，進(jìn)而驅(qū)動(dòng)外部的開(kāi)關(guān)電路。6.如權(quán)利要求3所述一種無(wú)功補(bǔ)償智能控制裝置的出口邏輯電路，其特征是，復(fù)位芯片的復(fù)位信號(hào)接D觸發(fā)器Ul的置位端和D觸發(fā)器U2的清零端，復(fù)位芯片復(fù)位時(shí)輸出復(fù)位信號(hào)，確保D觸發(fā)器輸出穩(wěn)定的信號(hào)，從而確保在上電瞬間FPGA管腳輸出穩(wěn)定的狀態(tài)。
【專(zhuān)利摘要】本發(fā)明公開(kāi)了一種無(wú)功補(bǔ)償智能控制裝置的出口邏輯電路，包括CPU、FPGA及復(fù)位芯片，CPU的并行總線(xiàn)接入FPGA中，復(fù)位芯片的復(fù)位信號(hào)接入FPGA；FPGA內(nèi)部包括譯碼電路、兩個(gè)D觸發(fā)器及邏輯門(mén)電路；并行總線(xiàn)中的地址總線(xiàn)和控制信號(hào)接入譯碼電路，生成兩個(gè)獨(dú)立的片選信號(hào)，通過(guò)片選信號(hào)和并行總線(xiàn)中的數(shù)據(jù)總線(xiàn)可獨(dú)立控制每個(gè)D觸發(fā)器的輸出；兩個(gè)D觸發(fā)器的輸出信號(hào)接入邏輯門(mén)電路，邏輯門(mén)電路的輸出接FPGA的輸出管腳，進(jìn)而驅(qū)動(dòng)外部的開(kāi)關(guān)電路；復(fù)位芯片的復(fù)位信號(hào)接兩個(gè)D觸發(fā)器的控制端。將FPGA引入出口邏輯電路的設(shè)計(jì)中，可做到內(nèi)部電路靈活編程、外部管腳靈活輸出，提高了設(shè)計(jì)的靈活性，所設(shè)計(jì)的電路具有占板面積小，成本低，抗干擾能力強(qiáng)、可靠性高的特點(diǎn)。
【IPC分類(lèi)】G05B19/042
【公開(kāi)號(hào)】CN105259843
【申請(qǐng)?zhí)枴緾N201510783748
【發(fā)明人】王成友, 閆紅華, 王俊杰
【申請(qǐng)人】濟(jì)南大學(xué), 閆紅華, 王俊杰
【公開(kāi)日】2016年1月20日
【申請(qǐng)日】2015年11月13日