一種帶溫度補償?shù)膸痘鶞蕝⒖茧娐返闹谱鞣椒?br> 【專利摘要】本發(fā)明公開了一種帶溫度補償?shù)膸痘鶞蕝⒖茧娐?，屬于微電子【技術領域】，本發(fā)明的溫度補償?shù)膸痘鶞蕝⒖纪ㄟ^將分段電流INL以及與溫度T1.5成正比的電流IP11加入到傳統(tǒng)的一階帶隙基準電路中，即通過將高階溫度補償電路中的PMOS管MP7的漏電流和PMOS管MP11的漏電流加入到電阻R5上來實現(xiàn)高階溫度補償，得到基準電壓，采用該技術，可得到較小溫度系數(shù)的基準電壓。
【專利說明】一種帶溫度補償?shù)膸痘鶞蕝⒖茧娐?br> 【技術領域】
[0001]本發(fā)明屬于微電子【技術領域】，特別是涉及一種帶溫度補償?shù)膸痘鶞蕝⒖茧娐??！颈尘凹夹g】
[0002]帶隙基準電路廣泛應用于模擬集成電路及混合集成電路系統(tǒng)，如數(shù)據(jù)轉換器、電源管理及振蕩器等，其主要作用是為系統(tǒng)其它單元提供穩(wěn)定的基準電壓或電流，其溫度系數(shù)(TC, Temperature Coefficient)很大程度上決定系統(tǒng)性能的優(yōu)劣。
[0003]如圖1所示，傳統(tǒng)的帶隙基準電路是基于負溫度系數(shù)的NPN型三極管基極與發(fā)射
IcJ1
極兩端電壓Vbe和正溫度系數(shù)的熱電壓Pr =—線性疊加的原理，其中k是玻耳茲曼常數(shù)，T
q
是絕對溫度，q是電子電荷。
[0004]根據(jù)疊加原理，可得到帶隙基準電壓Vkef的表達式為Vkef = VBE+mXVT，其中，熱電壓 Vt 為正比于絕對溫度(PTAT, Proporational To Absolute Temperature)的電壓，Vbe 具有負溫度系數(shù)，合理調整系數(shù)m的大小，在一定溫度范圍內便可以得到零溫度系數(shù)的帶隙基準參考電壓Vkef。
[0005]然而，由于Vbe的非線性使得一階補償?shù)膸痘鶞蕝⒖茧妷壕哂休^大的溫度系數(shù)，從而制約了一階帶隙基準電路在高精度低溫度系數(shù)系統(tǒng)中的應用。

【發(fā)明內容】

[0006]有鑒于現(xiàn)有技術的上述缺陷，本發(fā)明所要解決的技術問題是提供一種具有較高的補償穩(wěn)定性，能夠極大地降低輸出電壓溫度系數(shù)的帶隙基準參考電路。
[0007]為實現(xiàn)上述目的，本發(fā)明提供了一種帶溫度補償?shù)膸痘鶞蕝⒖茧娐?，包括啟動電路、一階帶隙基準電路和高階溫度補償電路；所述啟動電路的啟動信號輸出端分別連接所述一階帶隙基準電路和高階溫度補償電路的啟動信號輸入端；所述一階帶隙基準電路的電流信號輸出端連接所述高階溫度補償電路的電流信號輸入端。
[0008]所述啟動電路包括:第一 PMOS管和第二 PMOS管，第一 NMOS管、第二 NMOS管、第三NMOS管和第四NMOS管。
[0009]所述一階帶隙基準電路包括:第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管和第七PMOS管，第一 PNP型三極管和第二 PNP型三極管，第一誤差放大器和第二誤差放大器，第一電阻、第二電阻、第三電阻、第四電阻和第五電阻。
[0010]所述高階溫度補償電路包括:第八PMOS管、第九PMOS管、第十PMOS管、第十一PMOS管、第十二 PMOS管、第十三PMOS管、第十四PMOS管和第十五PMOS管，第五NMOS管、第六NMOS管、第七NMOS管、第 八NMOS管、第九NMOS管和第十NMOS管。
[0011]所述第一 PMOS管的源極與外部電源相連，所述第一 PMOS管的漏極與所述第二PMOS管的源極、第一 PMOS管的柵極相連，所述第二 PMOS管的漏極與第二 PMOS管的柵極、第一 NMOS管的漏極、第二 NMOS管的柵極、第三NMOS管的柵極、第四NMOS管的柵極相連，所述第一 NMOS管的源極與外部地線、第二 NMOS管的源極、第三NMOS管的源極、第四NMOS管的源極相連。
[0012]所述第三PMOS管的源極與外部電源、第四PMOS管的源極相連，第三PMOS管的柵極與第四PMOS管的柵極、第七PMOS管的柵極、第一誤差放大器的輸出端、所述啟動電路的第二 NMOS管的漏極相連，第三PMOS管的漏極與第一誤差放大器的反向輸入端、第一 PNP型三極管的發(fā)射極相連，第一 PNP型三極管的基極與第一 PNP型三極管的集電極、外部地線相連。
[0013]所述第四PMOS管的漏極與第一誤差放大器的正向輸入端、第二誤差放大器的反向輸入端、第一電阻的一端相連，所述第一電阻的另一端與第二 PNP型三極管的發(fā)射極相連，所述第二 PNP型三極管的基極與外部地線GND、第二 PNP型三極管的集電極相連。
[0014]所述第五PMOS管的源極與外部電源相連，所述第五PMOS管的柵極與第二誤差放大器的輸出端、第六PMOS管的柵極、所述啟動電路的第三NMOS管的漏極相連，所述第五PMOS管的漏極與第二誤差放大器的正向輸入端、第二電阻的一端相連，所述第二電阻的另一端與外部地線GND相連。
[0015]所述第六PMOS管的源極與外部電源、第七PMOS管的源極相連，所述第六PMOS管的漏極與第三電阻的一端、第四電阻的一端相連，所述第三電阻的另一端與第七PMOS管的漏極、一階帶隙基準電路輸出端VREF、所述啟動電路的第一 NMOS管的柵極相連，所述第四電阻的另一端與第五電阻的一端相連，所述第五電阻的另一端與外部地線GND相連。
[0016]所述第八PMOS管的源極與外部電源相連，所述第八PMOS管的柵極與所述一階帶隙基準的第四PMOS管的柵極相連，第八PMOS管的漏極與第五NMOS管的漏極、第五NMOS管的柵極、第六NMOS管的柵極相連，所述第五NMOS管的源極與第六NMOS管的源極、外部地線相連。
`[0017]所述第九PMOS管的源極與外部電源相連，所述第九PMOS管的柵極與所述一階帶隙基準電路的第五PMOS管的柵極相連，所述第九PMOS管的漏極與第十PMOS管的柵極、第十PMOS管的漏極、第十一 PMOS管的柵極、第六NMOS管的漏極相連。
[0018]所述第^ PMOS管的源極與外部電源、第十PMOS管的源極相連,所述第^ PMOS管的漏極連接在所述第四電阻和第五電阻之間。
[0019]所述第十二 PMOS管的源極與外部電源相連，所述第十二 PMOS管的柵極與所述一階帶隙基準電路的第四PMOS管的柵極相連，所述第十二 PMOS管的漏極與第七NMOS管的漏極、第七NMOS管的柵極、第八NMOS管的柵極相連，所述第七NMOS管的源極與第八NMOS管的源極、外部地線相連。
[0020]所述第十三PMOS管的源極與外部電源、第十四PMOS管的源極相連，所述第十三PMOS管的柵極與第十四PMOS管的柵極、第十三PMOS管的漏極、第九NMOS管的漏極、所述啟動電路的第四NMOS管的漏極相連，所述第九NMOS管的柵極與第十NMOS管的柵極、第十NMOS管的漏極、第十四PMOS管的漏極相連，所述第九NMOS管的源極與第八NMOS管的漏極相連，所述第八NMOS管的源極與第十NMOS管的源極、外部地線GND相連。
[0021]所述第十五PMOS管的源極與外部電源相連，所述第十五PMOS管的柵極與第十三PMOS管的柵極相連，所述第十五PMOS管的漏極連接在所述第四電阻和第五電阻之間。
[0022]本發(fā)明的有益效果是:本發(fā)明的溫度補償?shù)膸痘鶞蕝⒖纪ㄟ^將分段電流Im以及與溫度T15成正比的電流Ipn加入到傳統(tǒng)的一階帶隙基準電路中，即通過將高階溫度補償電路中的第十一 PMOS管MP7的漏電流和第十五PMOS管MPl I的漏電流加入到電阻R5上來實現(xiàn)高階溫度補償，得到基準電壓，采用該技術，可得到較小溫度系數(shù)的基準電壓。
【專利附圖】

【附圖說明】
[0023]圖1為傳統(tǒng)一階帶隙基準參考的基本原理示意圖。
[0024]圖2為本發(fā)明的電路原理示意圖。
[0025]圖3為本發(fā)明的溫度補償?shù)膸痘鶞蕝⒖嫉碾娐方Y構示意圖。
[0026]圖4為一階帶隙基準參考輸出電壓曲線示意圖。
[0027]圖5為本發(fā)明的溫度補償?shù)膸痘鶞蕝⒖嫉妮敵鲭妷呵€示意圖。
[0028]圖6為本發(fā)明的溫度補償?shù)膸痘鶞蕝⒖嫉妮敵鲭妷旱臏囟忍匦苑抡媲€示意圖。
【具體實施方式】
[0029]下面結合附圖和實施例對本發(fā)明作進一步說明:
[0030]如圖2、圖3所示，一種帶溫度補償?shù)膸痘鶞蕝⒖茧娐?，所述啟動電路I的啟動信號輸出端分別 連接所述一階帶隙基準電路2和高階溫度補償電路3的啟動信號輸入端；所述一階帶隙基準電路2的電流信號輸出端連接所述高階溫度補償電路3的電流信號輸入端。所述啟動電路I用于使溫度補償?shù)膸痘鶞孰娐氛９ぷ?，所述一階帶隙基準電路2產生低溫度系數(shù)的帶隙參考電壓，所述高階溫度補償電路3用于對所述一階帶隙基準電路2進行溫度補償。
[0031]所述啟動電路I包括:第一 PMOS管MSPl和第二 PMOS管MSP2，第一 NMOS管MSNl、第二 NMOS管MSN2、第三NMOS管MSN3和第四NMOS管MSN4。
[0032]所述一階帶隙基準電路2包括:第三PMOS管MP1、第四PMOS管MP2、第五PMOS管MP3、第六PMOS管MP12和第七PMOS管MP13，第一 PNP型三極管Ql和第二 PNP型三極管Q2，第一誤差放大器Al和第二誤差放大器A2，第一電阻R1、第二電阻R2、第三電阻R3、第四電阻R4和第五電阻R5。
[0033]所述高階溫度補償電路3包括:第八PMOS管MP4、第九PMOS管MP5、第十PMOS管MP6、第^^一 PMOS管MP7、第十二 PMOS管MP8、第十三PMOS管MP9、第十四PMOS管MPIO和第十五PMOS管MPl I，第五NMOS管MNl、第六NMOS管MN2、第七NMOS管MN3、第八NMOS管MN4、第九NMOS管MN5和第十NMOS管MN6。
[0034]所述第一 PMOS管MSPl的源極與外部電源VDD相連，所述第一 PMOS管MSPl的漏極與所述第二 PMOS管MSP2的源極、第一 PMOS管MSPl的柵極相連，所述第二 PMOS管MSP2的漏極與第二 PMOS管MSP2的柵極、第一 NMOS管MSNl的漏極、第二 NMOS管MSN2的柵極、第三NMOS管MSN3的柵極、第四NMOS管MSN4的柵極相連，所述第一 NMOS管MSNl的源極與外部地線GND、第二 NMOS管MSN2的源極、第三NMOS管MSN3的源極、第四NMOS管MSN4的源極相連。
[0035]所述第三PMOS管MPl的源極與外部電源VDD、第四PMOS管MP2的源極相連，第三PMOS管MPl的柵極與第四PMOS管MP2的柵極、第七PMOS管MP13的柵極、第一誤差放大器Al的輸出端、所述啟動電路I的第二 NMOS管MSN2的漏極相連，第三PMOS管MPl的漏極與第一誤差放大器Al的反向輸入端、第一 PNP型三極管Ql的發(fā)射極相連，第一 PNP型三極管Ql的基極與第一 PNP型三極管Ql的集電極、外部地線GND相連。
[0036]所述第四PMOS管MP2的漏極與第一誤差放大器Al的正向輸入端、第二誤差放大器A2的反向輸入端、第一電阻Rl的一端相連,所述第一電阻Rl的另一端與第二 PNP型三極管Q2的發(fā)射極相連，所述第二 PNP型三極管Q2的基極與外部地線GND、第二 PNP型三極管Q2的集電極相連。
[0037]所述第五PMOS管MP3的源極與外部電源VDD相連，所述第五PMOS管MP3的柵極與第二誤差放大器A2的輸出端、第六PMOS管MP12的柵極、所述啟動電路I的第三NMOS管MSN3的漏極相連，所述第五PMOS管MP3的漏極與第二誤差放大器A2的正向輸入端、第二電阻R2的一端相連，所述第二電阻R2的另一端與外部地線GND相連。
[0038]所述第六PMOS管MP12的源極與外部電源VDD、第七PMOS管MP13的源極相連，所述第六PMOS管MP12的漏極與第三電阻R3的一端、第四電阻R4的一端相連，所述第三電阻R3的另一端與第七PMOS管MP13的漏極、一階帶隙基準電路輸出端VREF、所述啟動電路I的第一 NMOS管MSNl的柵極相連，所述第四電阻R4的另一端與第五電阻R5的一端相連，所述第五電阻R5的另一端與外部地線GND相連。
[0039]所述第八PMOS管MP4的源極與外部電源VDD相連，所述第八PMOS管MP4的柵極與所述一階帶隙基準2的第四PMOS管MP2的柵極相連，所述第八PMOS管MP4的漏極與第五NMOS管麗I的漏極、第五NMOS管麗I的柵極、第六NMOS管麗2的柵極相連，所述第五NMOS管麗I的源極與第六NMOS管麗2的源極、外部地線GND相連。
[0040]所述第九PMOS管MP5的源極與外部電源VDD相連，所述第九PMOS管MP5的柵極與所述一階帶隙基準電路2的第五PMOS管MP3的柵極相連，所述第九PMOS管MP5的漏極與第十PMOS管MP6的柵極、第十PMOS管MP6的漏極、第十一 PMOS管MP7的柵極、第六NMOS管麗2的漏極相連。
[0041]所述第十一 PMOS管MP7的源極與外部電源VDD、第十PMOS管MP6的源極相連，所述第十一 PMOS管MP7的漏極連接在所述第四電阻R4和第五電阻R5之間；
[0042]所述第十二 PMOS管MP8的源極與外部電源VDD相連，所述第十二 PMOS管MP8的柵極與所述一階帶隙基準電路2的第四PMOS管MP2的柵極相連，所述第十二 PMOS管MP8的漏極與第七NMOS管MN3的漏極、第七NMOS管MN3的柵極、第八NMOS管MN4的柵極相連，所述第七WOS管麗3的源極與第八NMOS管麗4的源極、外部地線GND相連。
[0043]所述第十三PMOS管MP9的源極與外部電源VDD、第十四PMOS管MPlO的源極相連，所述第十三PMOS管MP9的柵極與第十四PMOS管MPlO的柵極、第十三PMOS管MP9的漏極、第九NMOS管麗5的漏極、所述啟動電路I的第四NMOS管MSN4的漏極相連，所述第九NMOS管MN5的柵極與第十NMOS管MN6的柵極、第十NMOS管MN6的漏極、第十四PMOS管MPlO的漏極相連，所述第九NMOS管MN5的源極與第八NMOS管MN4的漏極相連，所述第八NMOS管MN4的源極與第十NMOS管M N6的源極、外部地線GND相連。
[0044]所述第十五PMOS管MPll的源極與外部電源VDD相連，所述第十五PMOS管MPll的柵極與第十三PMOS管MP9的柵極相連，所述第十五PMOS管MPl I的漏極連接在所述第四電阻R4和第五電阻R5之間。[0045]采用以上技術方案，啟動電路使得帶隙基準電路正常工作，產生帶隙基準電壓輸出。啟動電路只在帶隙基準參考電路上電時發(fā)揮作用，當帶隙基準參考電路啟動完成以后，啟動電路停止工作，避免了啟動電路對后面電路的影響。
[0046]所述一階帶隙基準電路中的誤差放大器Al和A2是現(xiàn)有技術，在此不再贅述。
[0047]第一誤差放大器Al使得第一誤差放大器的輸入節(jié)點A和輸入節(jié)點B的電壓相等，即Va=Vb=Vebi，其中，Vebi是第一 PNP型三極管Ql的發(fā)射極_基極電壓。
[0048]第三PMOS管MPl與第四PMOS管MP2完全一樣，則第四PMOS管MP2的漏極電流
IPTATO 為:
【權利要求】
1.一種帶溫度補償?shù)膸痘鶞蕝⒖茧娐罚▎与娐?I)和一階帶隙基準電路(2)，其特征在于:還包括高階溫度補償電路(3);所述啟動電路(I)的啟動信號輸出端分別連接所述一階帶隙基準電路(2)和高階溫度補償電路(3)的啟動信號輸入端；所述一階帶隙基準電路(2)的電流信號輸出端連接所述高階溫度補償電路(3)的電流信號輸入端。
2.如權利要求1所述的一種帶溫度補償?shù)膸痘鶞蕝⒖茧娐?，其特征在?所述啟動電路(I)包括:第一 PMOS 管(MSPl)和第二 PMOS 管(MSP2)，第一 NMOS 管(MSN1)、第二 NMOS管(MSN2)、第三 NMOS 管(MSN3)和第四 NMOS 管(MSN4)； 所述一階帶隙基準電路(2)包括:第三PMOS管(MPl )、第四PMOS管(MP2)、第五PMOS管(MP3)、第六PMOS管(MP12)和第七PMOS管(MP13)，第一 PNP型三極管(Ql)和第二 PNP型三極管(Q2)，第一誤差放大器(Al)和第二誤差放大器(A2)，第一電阻(R1)、第二電阻(R2)、第三電阻(R3)、第四電阻(R4)和第五電阻(R5)； 所述高階溫度補償電路(3 )包括:第八PMOS管(MP4 )、第九PMOS管(MP5 )、第十PMOS管(MP6)、第^^一 PMOS 管(MP7)、第十二 PMOS 管(MP8)、第十三 PMOS 管(MP9)、第十四 PMOS管(MPlO)和第十五PMOS管(MPlI )，第五NMOS管(MNl )、第六NMOS管(MN2)、第七NMOS管(MN3)、第八 NMOS 管(MN4)、第九 NMOS 管(MN5)和第十 NMOS 管(MN6)； 所述第一 PMOS管(MSPl)的源極與外部電源(VDD)相連，所述第一 PMOS管(MSPl)的漏極與所述第二 PMOS管(MSP2)的源極、第一 PMOS管(MSPl)的柵極相連，所述第二 PMOS管(MSP2)的漏極與第二 PMOS管(MSP2)的柵極、第一 NMOS管(MSNl)的漏極、第二 NMOS管(MSN2)的柵極、第三NMOS管(MSN3)的柵極、第四NMOS管(MSN4)的柵極相連，所述第一 NMOS管(MSNl)的源極與外部地線(GND)、第二 NMOS管(MSN2)的源極、第三NMOS管(MSN3)的源極、第四NMOS管(MSN4)的源極相連； 所述第三PMOS管(MPl)的源極與外部電源(VDD)、第四PMOS管(MP2)的源極相連，第三PMOS管(MPl)的柵極與第四PMOS管(MP2)的柵極、第七PMOS管(MP13)的柵極、第一誤差放大 器(Al)的輸出端、所述啟動電路(I)的第二 NMOS管(MSN2)的漏極相連，第三PMOS管(MPl)的漏極與第一誤差放大器(Al)的反向輸入端、第一 PNP型三極管(Ql)的發(fā)射極相連，第一 PNP型三極管(Ql)的基極與第一 PNP型三極管(Ql)的集電極、外部地線(GND)相連； 所述第四PMOS管(MP2)的漏極與第一誤差放大器(Al)的正向輸入端、第二誤差放大器(A2)的反向輸入端、第一電阻(Rl)的一端相連，所述第一電阻(Rl)的另一端與第二 PNP型三極管(Q2)的發(fā)射極相連，所述第二 PNP型三極管(Q2)的基極與外部地線GND、第二 PNP型三極管(Q2)的集電極相連； 所述第五PMOS管(MP3)的源極與外部電源(VDD)相連，所述第五PMOS管(MP3)的柵極與第二誤差放大器(A2)的輸出端、第六PMOS管(MP12)的柵極、所述啟動電路(I)的第三NMOS管(MSN3)的漏極相連，所述第五PMOS管(MP3)的漏極與第二誤差放大器(A2)的正向輸入端、第二電阻(R2)的一端相連，所述第二電阻(R2)的另一端與外部地線GND相連； 所述第六PMOS管(MP12)的源極與外部電源(VDD)、第七PMOS管(MP13)的源極相連，所述第六PMOS管(MP12)的漏極與第三電阻(R3)的一端、第四電阻(R4)的一端相連，所述第三電阻(R3)的另一端與第七PMOS管(MP13)的漏極、一階帶隙基準電路輸出端VREF、所述啟動電路(I)的第一 NMOS管(MSNl)的柵極相連，所述第四電阻(R4)的另一端與第五電阻(R5)的一端相連，所述第五電阻(R5)的另一端與外部地線GND相連； 所述第八PMOS管(MP4)的源極與外部電源(VDD)相連，所述第八PMOS管(MP4)的柵極與所述一階帶隙基準的第四PMOS管(MP2)的柵極相連，第八PMOS管(MP4)的漏極與第五NMOS管(MNl)的漏極、第五NMOS管(MNl)的柵極、第六NMOS管(MN2)的柵極相連，所述第五NMOS管(MNl)的源極與第六NMOS管(MN2)的源極、外部地線(GND)相連； 所述第九PMOS管(MP5)的源極與外部電源(VDD)相連，所述第九PMOS管(MP5)的柵極與所述一階帶隙基準電路(2)的第五PMOS管(MP3)的柵極相連，所述第九PMOS管(MP5)的漏極與第十PMOS管(MP6)的柵極、第十PMOS管(MP6)的漏極、第十一 PMOS管(MP7)的柵極、第六NMOS管(麗2)的漏極相連； 所述第十一 PMOS管(MP7)的源極與外部電源(VDD)、第十PMOS管(MP6)的源極相連，所述第十一 PMOS管(MP7)的漏極連接在所述第四電阻(R4)和第五電阻(R5)之間； 所述第十二 PMOS管(MP8)的源極與外部電源(VDD)相連，所述第十二 PMOS管(MP8)的柵極與所述一階帶隙基準電路(2)的第四PMOS管(MP2)的柵極相連，所述第十二 PMOS管(MP8)的漏極與第七NMOS管(MN3)的漏極、第七NMOS管(MN3)的柵極、第八NMOS管(MN4)的柵極相連，所述第七NMOS管(MN3)的源極與第八NMOS管(MN4)的源極、外部地線(GND)相連； 所述第十三PMOS管(MP9)的源極與外部電源(VDD)、第十四PMOS管(MPlO)的源極相連，所述第十三PMOS管(MP9)的柵極與第十四PMOS管(MPlO)的柵極、第十三PMOS管(MP9)的漏極、第九NMOS管(麗5)的漏極、所述啟動電路(I)的第四NMOS管(MSN4)的漏極相連，所述第九NMOS管(MN5)的柵極與第十NMOS管(MN6)的柵極、第十NMOS管(MN6)的漏極、第十四PMOS管(MPlO)的漏極相連，所述第九NMOS管(MN5)的源極與第八NMOS管(MN4)的漏極相連，所述第八NMOS管(MN4)的源極與第十NMOS管(MN6)的源極、外部地線GND相連；所述第十五PMOS管(MPlI)的源極與外部電源(VDD)相連，所述第十五PMOS管(MPlI)的柵極與第十三PMOS管(MP9)的柵極相連，所述第十五PMOS管(MPlI)的漏極連接在所述第四電阻(R4)和第五電阻(R5)之間。
【文檔編號】G05F1/567GK103869868SQ201410109979
【公開日】2014年6月18日 申請日期:2014年3月24日 優(yōu)先權日:2014年3月24日
【發(fā)明者】周前能, 李云松, 林金朝, 龐宇, 李紅娟, 李章勇, 李國權 申請人:重慶郵電大學