數(shù)據(jù)采集系統(tǒng)的制作方法
【專利摘要】本實用新型數(shù)據(jù)采集系統(tǒng)，包括FPGA芯片以及分別與所述FPGA芯片耦合連接的外部時鐘模塊、下載配置電路及A/D轉(zhuǎn)換模塊。所述FPGA芯片采用所述A/D轉(zhuǎn)換模塊采用ADuC824。所述外部時鐘模塊采用時鐘芯片MPC92432。所述下載配置電路采用串行配置器件系列EPCS16。本實用新型數(shù)據(jù)采集系統(tǒng)實現(xiàn)了一種基于FPGA的高速數(shù)據(jù)采集系統(tǒng)，該系統(tǒng)利用AD器件對信號進行模數(shù)轉(zhuǎn)換，利用FPGA設計內(nèi)部模塊進行ADC的邏輯控制并實現(xiàn)數(shù)據(jù)緩存功能。
【專利說明】數(shù)據(jù)采集系統(tǒng)
【技術領域】
[0001]本實用新型涉及一種數(shù)據(jù)采集系統(tǒng)，尤其是指一種基于FPGA的數(shù)據(jù)采集系統(tǒng)。
【背景技術】
[0002]在工業(yè)生產(chǎn)和科學技術研究的各行業(yè)中，常常需要對各種數(shù)據(jù)進行采集，如液位、溫度、壓力、頻率等信息的采集。在圖像處理、瞬態(tài)信號檢測、軟件無線電等一些領域，更是要求高速度、高精度、高實時性的數(shù)據(jù)采集技術。
[0003]數(shù)據(jù)采集系統(tǒng)的任務，就是將采集傳感器輸出的模擬信號進行處理并轉(zhuǎn)換成計算機能識別的數(shù)字信號，由計算機進行相應的計算和處理來滿足不同的需要，得出所需的數(shù)據(jù)。數(shù)據(jù)采集系統(tǒng)性能的好壞，是由它的精度和速度來決定的。在保證精度的前提下，應當用盡可能高的采樣速度，這樣才能滿足實時采集、實時處理和實時控制對速度的要求。
[0004]在傳統(tǒng)的數(shù)據(jù)采集系統(tǒng)中，A/D的控制和數(shù)據(jù)的轉(zhuǎn)存均是通過CPU或者MCU來完成。在這種方式下，將A/D轉(zhuǎn)換的結(jié)果讀入，然后再轉(zhuǎn)存到片外的存儲器中這一過程至少需要4個機器周期。即使對于ARM芯核的單片機，使用33MHz的晶振，它的最高轉(zhuǎn)存數(shù)據(jù)速度也只達到8Mbyte/s。在高速數(shù)據(jù)采集系統(tǒng)中，這種方式一方面占用太多CPU資源，另外也遠遠不能滿足高速采集的速度要求。
實用新型內(nèi)容
[0005]本實用新型的目的在于提供一種克服上述技術問題的數(shù)據(jù)采集系統(tǒng)。
[0006]為解決上述技術問題，本實用新型數(shù)據(jù)采集系統(tǒng)，包括FPGA芯片以及分別與所述FPGA芯片耦合連接的外部時鐘模塊、下載配置電路及A/D轉(zhuǎn)換模塊。
[0007]優(yōu)選的，所述FPGA芯片采用Stratix@ IIFPGA。
[0008]優(yōu)選的，所述A/D轉(zhuǎn)換模塊采用ADuC824。
[0009]優(yōu)選的，所述外部時鐘模塊采用時鐘芯片MPC92432。
[0010]優(yōu)選的，所述下載配置電路采用串行配置器件系列EPCS16。
[0011]本實用新型數(shù)據(jù)采集系統(tǒng)實現(xiàn)了一種基于FPGA的高速數(shù)據(jù)采集系統(tǒng)，該系統(tǒng)利用AD器件對信號進行模數(shù)轉(zhuǎn)換，利用FPGA設計內(nèi)部模塊進行ADC的邏輯控制并實現(xiàn)數(shù)據(jù)緩存功能。
【專利附圖】

【附圖說明】
[0012]圖1為本實用新型數(shù)據(jù)采集系統(tǒng)框圖。
【具體實施方式】
[0013]下面結(jié)合附圖對本實用新型數(shù)據(jù)采集系統(tǒng)作進一步詳細說明。
[0014]如圖1所示，本實用新型數(shù)據(jù)采集系統(tǒng)，包括FPGA芯片以及分別與FPGA芯片耦合連接的外部時鐘模塊、下載配置電路及A/D轉(zhuǎn)換模塊。FPGA芯片采用Stratix?IIFPGA。A/D轉(zhuǎn)換模塊采用ADuC824。外部時鐘模塊采用時鐘芯片MPC92432。下載配置電路采用串行配置器件系列EPCS16。
[0015]1、FPGA 芯片
[0016]采用Stratix?IIFPGA得到更高的性能和更好的信號完整性。無論是在單個器件中進行ASIC原型開發(fā)，還是面向批量生產(chǎn)，都能夠從使用StratixIIFPGA中獲益，包括高性能DSP模塊和片內(nèi)存儲器，高速I/O引腳和外部存儲器接口，低成本高密度邏輯移植途徑。StratixIIFPGA采用TSMC的90nm低k絕緣工藝技術生產(chǎn)，等價邏輯單元(LE)高達180K，嵌入式存儲器達到9Mbits。StratixII不但具有極高的性能和密度，還針對器件總功率進行了優(yōu)化。Altera獨特的冗余技術大大提高了產(chǎn)量，降低了器件成本。
[0017]2、A/D轉(zhuǎn)換模塊
[0018]采用AD公司新推出的高性能單片ADUC824，它在內(nèi)部集成了高分辨率的A/D轉(zhuǎn)換器，是目前片內(nèi)資源最豐富的單片機之一。它將8051內(nèi)核、兩路24位+16位Σ-ΛΑ/D、12位D/A、FLASH、WDT、μ P監(jiān)控電路、溫度傳感器、SPI和I2C總線接口等豐富資源集成于一體，體積小、功耗低、非常適合用于各類智能儀表、智能傳感器、變送器和便攜式儀器等領域。
[0019]ADUC824高分辨率、8k字節(jié)片內(nèi)Flash/EE程序存儲器、640字節(jié)片內(nèi)Flash/EE數(shù)據(jù)存儲器、256字節(jié)片內(nèi)RAM、具有32kHz外部晶振和片內(nèi)PLL、3個16位定時/計數(shù)器；內(nèi)含12個中斷源，2個優(yōu)先級、片內(nèi)溫度傳感器；12位電壓輸出DAC;雙激勵恒流源；時間間隔計數(shù)器；2線(I2C可兼容)和SPI串行I/O;看門狗定時監(jiān)視器(WDT);電源供電監(jiān)視器(PSM)
[0020]3、外部時鐘模塊
[0021]本實用新型采用時鐘芯片MPC92432，它是飛思卡爾公司生產(chǎn)的一個高性能的時鐘合成源，內(nèi)部PLL在低頻參考信號的基礎上產(chǎn)生高頻輸出信號。
[0022]飛思卡爾的MPC92432高頻合成器是個I2C可編程時鐘源，它可由單一的時鐘芯片產(chǎn)生21.25?1360MHz的時鐘頻率，從而賦予開發(fā)商足夠的靈活性。在保持低功耗的情況下提供了成本經(jīng)濟的極限頻率性能。MPC92432的制造工藝為飛思卡爾的硅鍺碳(SiGe:C)工藝技術，以達到極佳的性價比和低功耗。
[0023]4、下載配置電路
[0024]選用ALTERA公司串行配置器件系列EPCS16。FPGA通過JTAG下載代碼到片子里運行，代碼存放在RAM里，斷電后代碼即消失。因此，F(xiàn)PGA需要非易失性存儲器用來存放代碼，每次上電后把代碼從配置芯片讀至FPGA然后運行。選用ALTERA公司串行配置器件系列配套的AS模式的配置存儲器EPCS16，成本比較低，并且很容易配置，是可編程邏輯工業(yè)領域中最低成本的配置器件。EPCS16擁有的包括在系統(tǒng)可編程(ISP)、flash存儲器訪問接口、節(jié)省單板空間的小外形集成電路(SOIC)封裝等高級特征，使得串行配置器件成為CycloneII和CycloneFPGA系列產(chǎn)品在大容量及價格敏感的應用環(huán)境下的完美補充。Altera的系列串行配置器件EPCS16也為StratixII系列器件提供了一種低成本、小型化的解決方案。
[0025]模擬信號先經(jīng)過由模數(shù)轉(zhuǎn)換器將模擬信號轉(zhuǎn)化為數(shù)字信號后送入FPGA，F(xiàn)PGA再將數(shù)據(jù)寫入FIFO存儲芯片，F(xiàn)PGA對FIFO發(fā)出讀命令后，F(xiàn)PGA可以將數(shù)據(jù)從FIFO中讀取之后送到讀數(shù)接口，后續(xù)的MCU即可獲取所采集的數(shù)據(jù)。
[0026]本實用新型數(shù)據(jù)采集系統(tǒng)實現(xiàn)了一種基于FPGA的高速數(shù)據(jù)采集系統(tǒng)，該系統(tǒng)利用AD器件對信號進行模數(shù)轉(zhuǎn)換，利用FPGA設計內(nèi)部模塊進行ADC的邏輯控制并實現(xiàn)數(shù)據(jù)緩存功能。
[0027]以上已對本實用新型創(chuàng)造的較佳實施例進行了具體說明，但本實用新型并不限于實施例，熟悉本領域的技術人員在不違背本實用新型創(chuàng)造精神的前提下還可作出種種的等同的變型或替換，這些等同的變型或替換均包含在本申請的范圍內(nèi)。
【權利要求】
1.數(shù)據(jù)采集系統(tǒng)，其特征在于，包括FPGA芯片以及分別與所述FPGA芯片耦合連接的外部時鐘模塊、下載配置電路及A/D轉(zhuǎn)換模塊。
2.根據(jù)權利要求1所述的數(shù)據(jù)采集系統(tǒng)，其特征在于，所述FPGA芯片采用Stratix ?IIFPGA。
3.根據(jù)權利要求1所述的數(shù)據(jù)采集系統(tǒng)，其特征在于，所述A/D轉(zhuǎn)換模塊采用ADuC824。
4.根據(jù)權利要求1所述的數(shù)據(jù)采集系統(tǒng)，其特征在于，所述外部時鐘模塊采用時鐘芯片 MPC92432。
5.根據(jù)權利要求1所述的數(shù)據(jù)采集系統(tǒng)，其特征在于，所述下載配置電路采用串行配置器件系列EPCS16。
【文檔編號】G05B19/042GK203414760SQ201320384996
【公開日】2014年1月29日 申請日期:2013年6月28日 優(yōu)先權日:2013年6月28日
【發(fā)明者】張麗萍 申請人:上海寬岱電訊科技發(fā)展有限公司