專利名稱：一種應(yīng)用于電源管理電路中的快速下電控制電路的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及一種應(yīng)用于電源管理電路中的快速下電控制電路，屬于電源管理控制電路技術(shù)領(lǐng)域。
背景技術(shù)：
隨著電源管理電路在電子產(chǎn)品中的作用日益上升，電子產(chǎn)品中電源電路的性能越來越重要。電源管理電路幾乎用于每個(gè)芯片上，這就要求電源管理電路有高的指標(biāo)以延長(zhǎng)電子產(chǎn)品的使用時(shí)間。例如，低壓差線性穩(wěn)壓電路(Low Drop Voltage Regulator簡(jiǎn)稱LDO)就是一種常用的電源管理電路，普通的LDO常常外接一個(gè)大小在幾個(gè)微法的電容以保證電路穩(wěn)定工作。但是，某些情況下，在芯片下電過程中，由于電路消耗的電流低，且電源電壓端有較大的穩(wěn)壓電容，會(huì)使得電源電壓下降變得非常緩慢，如圖1中所示。由此可能導(dǎo)致在電源電壓下電過程中，由于電源電壓已經(jīng)低于電路正常工作的電壓，卻又不為0，會(huì)使得部分電路出現(xiàn)不穩(wěn)定狀態(tài)，致使硬件系統(tǒng)可能會(huì)發(fā)出錯(cuò)誤的指令或者執(zhí)行錯(cuò)誤的操作。特別是在非接觸智能卡等應(yīng)用環(huán)境中，電源電壓靠存儲(chǔ)在芯片內(nèi)的電容上的電荷維持，其下電過程會(huì)非常緩慢，下電過程中容易造成芯片的邏輯功能或存儲(chǔ)錯(cuò)誤。
發(fā)明內(nèi)容術(shù)語(yǔ)解釋1.LDO:Low Drop Voltage Regulator的簡(jiǎn)稱，即低壓差線性穩(wěn)壓電路,是一種常用的電源管理電路。2.POR:Power On Reset的簡(jiǎn)稱，即上電復(fù)位電路。針對(duì)現(xiàn)有技術(shù)的不足，本實(shí)用新型提供一種應(yīng)用于電源管理電路中的快速下電控制電路，包括POR下降沿檢測(cè)電路和PMOS放電管Mp2，所述的POR下降沿檢測(cè)電路包括延時(shí)模塊、反相器和與非門，所述POR下降沿檢測(cè)電路的輸入端與延時(shí)模塊的輸入端和反相器的輸入端相連，延時(shí)模塊的輸出端(Delay_out)和反相器的輸出端(INV_out)分別和與非門的兩個(gè)輸入端相連，POR下降沿檢測(cè)電路的輸出端(Vctrl)和與非門的輸出端相連；P0R下降沿檢測(cè)電路的輸出端(Vctrl)與PMOS放電管Mp2的柵極相連，PMOS放電管Mp2的源極接電源電壓Vdd，PMOS放電管Mp2的漏極接地。將本實(shí)用新型應(yīng)用于電源管理電路時(shí)，將電源管理電路中的上電復(fù)位電路的信號(hào)輸出端(P0R_out)與所述POR下降沿檢測(cè)電路的輸入端相連。本實(shí)用新型的優(yōu)點(diǎn)在于:將本實(shí)用新型應(yīng)用于電源管理電路時(shí)，保證電源電壓在下電的過程中，硬件系統(tǒng)及時(shí)斷電，避免部分電路在低壓情況下出現(xiàn)不穩(wěn)定的狀態(tài)，致使硬件系統(tǒng)發(fā)出錯(cuò)誤的指令或者執(zhí)行錯(cuò)誤的操作。也避免了芯片在下電過程中出現(xiàn)邏輯功能或存儲(chǔ)錯(cuò)誤等技術(shù)問題。

[0010]圖1是現(xiàn)有電源管理電路中的波形圖；圖2是本實(shí)用新型所述快速下電控制電路中的POR下降沿檢測(cè)電路的原理圖；圖3是快速下電控制電路中的POR下降沿檢測(cè)電路(圖2)的時(shí)序圖；圖4是一種電源管理電路中的快速下電控制電路的原理圖；圖5是本實(shí)用新型所述的一種電源管理電路中的快速下電控制電路(圖4)的波形圖；圖6是實(shí)施例1的電路原理圖；圖中，11、延時(shí)模塊，12、反相器，13、與非門，10、快速下電控制電路，20、快速下電控制電路中的POR下降沿檢測(cè)電路，30、低壓差線性穩(wěn)壓電路LD0。
具體實(shí)施方式
下面結(jié)合實(shí)施例和說明書附圖對(duì)本實(shí)用新型做詳細(xì)的說明，但不限于此。實(shí)施例1、將本實(shí)用新型應(yīng)用于低壓差線性穩(wěn)壓電路LDO中，以實(shí)現(xiàn)快速下電。如圖2，4所示，一種應(yīng)用于電源管理電路中的快速下電控制電路10，包括POR下降沿檢測(cè)電路20和PMOS放電管Mp2，所述的POR下降沿檢測(cè)電路20包括延時(shí)模塊11、反相器12和與非門13，所述POR下降沿檢測(cè)電路20的輸入端與延時(shí)模塊11的輸入端和反相器12的輸入端相連，延時(shí)模塊11的輸出端(Delay_out)和反相器12的輸出端(INV_out)分別和與非門13的兩個(gè)輸入端相連，POR下降沿檢測(cè)電路20的輸出端(Vctrl)和與非門13的輸出端相連；P0R下降沿檢測(cè)電路20的輸出端(Vctrl)與PMOS放電管Mp2的柵極相連，PMOS放電管Mp2的源極接電源電壓Vdd，PMOS放電管Mp2的漏極接地。如圖6所示，在低壓差線性穩(wěn)壓電路LD030中，參考電壓接到運(yùn)放的負(fù)輸入端，運(yùn)放的正輸入端與電阻Rl、R2的串聯(lián)節(jié)點(diǎn)相連接，運(yùn)放的輸出端接PMOS管Mpl的柵極，Mpl源極接電源電壓Vcc，Mpl漏極接電阻分壓器R1、R2，其中Rl和R2串聯(lián)，R2接地，Mpl的漏極外接一個(gè)電容CL (大小為幾個(gè)微法)，該外接電容CL的另一端接地，該外接電容CL的端電壓為Vdd。快速下電控制電路10中，當(dāng)Vdd為高電平時(shí)，則輸出端P0R_out信號(hào)為“ I ”;當(dāng)Vdd低于正常工作電壓時(shí)，則輸出端P0R_out信號(hào)為“O”。對(duì)比例、不在低壓差線性穩(wěn)壓電路30中設(shè)置快速下電控制電路10，由于電容的電壓不可突變將導(dǎo)致電壓下電變得緩慢，如圖1所示。當(dāng)在低壓差線性穩(wěn)壓電路30中設(shè)置快速下電控制電路10后，如圖6所示，當(dāng)電源電壓Vdd低于閾值電壓(如圖5中虛線所示)時(shí)，輸出端P0R_out輸出由高電平變?yōu)榈碗娖?，快速下電控制電?0中的POR下降沿檢測(cè)電路20相應(yīng)的輸出一個(gè)低電平脈沖將使PMOS放電管Mp2導(dǎo)通，電容上的電壓將被快速拉至0，從而實(shí)現(xiàn)快速下電。所述低電平脈沖寬度(時(shí)間)保證在該時(shí)間內(nèi)，電源電壓被拉低到O。圖2為快速下電控制電路中的上電復(fù)位電路(Power On Reset簡(jiǎn)稱P0R)的下降沿檢測(cè)電路。所述延時(shí)模塊11，對(duì)輸入信號(hào)的上升沿或者下降沿產(chǎn)生一定時(shí)間的延時(shí)。POR的輸出信號(hào)沿輸出端P0R_out輸出:輸出低電平時(shí)，則電路復(fù)位；輸出高電平時(shí)，則電路正常工作。I)當(dāng)輸出端POR_out輸出一個(gè)高電平“I”時(shí)，反相器12輸出為低電平“O”，該低電平“O”輸入到與非門13的一個(gè)輸入端；同時(shí)延時(shí)模塊11將該高電平“I”經(jīng)過一定時(shí)間的延時(shí)后輸出到與非門13的另一個(gè)輸入端，則與非門13輸出一個(gè)高電平“1”;2)當(dāng)POR輸出由高電平“I”跳變到低電平“O”時(shí)，反相器12輸出為高電平“1”，而延時(shí)模塊11因延時(shí)仍輸出高電平“1”，這兩個(gè)高電平“I”送至與非門13后輸出為低電平“0”;3)當(dāng)POR輸出為低電平“O”時(shí)，反相器12輸出為高電平“1”，延時(shí)模塊11延時(shí)后也變?yōu)榈碗娖健?”，這兩個(gè)信號(hào)送至與非門13后輸出一個(gè)高電平“I” ;4)當(dāng)POR由低電平“O”跳變?yōu)楦唠娖健癐”時(shí)，反相器12輸出低電平“0”，而延時(shí)模塊11因延時(shí)仍保持低電平“0”，兩者送至與非門13后輸出為高電平“I”。由以上分析可知對(duì)于POR輸出端P0R_out輸出的下降沿，與非門13會(huì)輸出一個(gè)低電平脈沖實(shí)現(xiàn)POR下降沿檢測(cè)。圖3為快速下電控制電路中的POR下降沿檢測(cè)電路(圖2)的時(shí)序圖。圖4為一種電源管理電路中的快速下電控制電路。當(dāng)POR輸出端P0R_out輸出高電平時(shí)，由以上分析知快速下電控制電路中的POR下降沿檢測(cè)電路20輸出高電平，PMOS放電管Mp2截止，源極保持原電壓不變；當(dāng)POR輸出端P0R_out輸出一個(gè)下降沿時(shí)，快速下電控制電路中的POR下降沿檢測(cè)電路20輸出一個(gè)低電平脈沖使PMOS放電管Mp2導(dǎo)通，源極電壓被拉至O從而實(shí)現(xiàn)快速下電。該低電平脈沖的脈寬時(shí)間內(nèi)必須使得電源電壓可以被拉低為O。圖5是本實(shí)用新型所述的一種電源管理電路中的快速下電控制電路(圖4)的波形圖。當(dāng)POR輸出端P0R_out為高電平時(shí)，電路正常工作，電壓Vdd為高電平；當(dāng)POR輸出端P0R_out輸出一個(gè)下降沿并變?yōu)榈碗娖?，該?shí)用新型電路將產(chǎn)生一個(gè)低電平脈沖，PMOS放電管Mp2導(dǎo)通，Vdd將被拉為O。圖2中的快速下電控制電路中的下降沿檢測(cè)電路產(chǎn)生的低電平脈沖寬度(時(shí)間)應(yīng)保證在該時(shí)間內(nèi)，電源電壓被拉低到O。
權(quán)利要求1.一種應(yīng)用于電源管理電路中的快速下電控制電路，其特征在于，所述快速下電控制電路包括POR下降沿檢測(cè)電路和PMOS放電管Mp2，所述的POR下降沿檢測(cè)電路包括延時(shí)模塊、反相器和與非門，所述POR下降沿檢測(cè)電路的輸入端與延時(shí)模塊的輸入端和反相器的輸入端相連，延時(shí)模塊的輸出端(Delay_out)和反相器的輸出端(INV_out)分別和與非門的兩個(gè)輸入端相連，POR下降沿檢測(cè)電路的輸出端(Vctrl)和與非門的輸出端相連；P0R下降沿檢測(cè)電路的輸出端(Vctrl)與PMOS放電管Mp2的柵極相連，PMOS放電管Mp2的源極接電源電壓Vdd，PMOS放電管Mp2的漏極接地。
專利摘要本實(shí)用新型涉及一種應(yīng)用于電源管理電路中的快速下電控制電路，包括POR下降沿檢測(cè)電路和PMOS放電管Mp2，所述的POR下降沿檢測(cè)電路包括延時(shí)模塊、反相器和與非門，所述POR下降沿檢測(cè)電路的輸入端與延時(shí)模塊的輸入端和反相器的輸入端相連，延時(shí)模塊的輸出端和反相器的輸出端分別和與非門的兩個(gè)輸入端相連，POR下降沿檢測(cè)電路的輸出端和與非門的輸出端相連；POR下降沿檢測(cè)電路的輸出端與PMOS放電管Mp2的柵極相連，PMOS放電管Mp2的源極接電源電壓Vdd，PMOS放電管Mp2的漏極接地。將本實(shí)用新型應(yīng)用于電源管理電路時(shí)，保證電源電壓在下電的過程中，硬件系統(tǒng)及時(shí)斷電，避免部分電路在低壓情況下出現(xiàn)不穩(wěn)定的狀態(tài)，致使硬件系統(tǒng)發(fā)出錯(cuò)誤的指令或者執(zhí)行錯(cuò)誤的操作。
文檔編號(hào)G05F1/56GK203054660SQ201320034138
公開日2013年7月10日 申請(qǐng)日期2013年1月22日 優(yōu)先權(quán)日2013年1月22日
發(fā)明者周莉, 潘蘆葦, 孫濤, 陳鵬, 高園園 申請(qǐng)人:山東大學(xué)