專利名稱：一種基于can總線的頻率信號產(chǎn)生方法及電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于 一 種波形信號產(chǎn)生方法及電路，特別是屬于 一 種基于CAN總線 的機車微機控制系統(tǒng)測試裝置頻率波形信號產(chǎn)生方法及電路，主要用于機車微 機控制系統(tǒng)測試裝置。
背景技術(shù)：
鐵路機車微機控制系統(tǒng)測試臺功能之一就是用于產(chǎn)生模擬機車各種工況 環(huán)境，產(chǎn)生各種模擬量、數(shù)字量、頻率量等信號，其中頻率量主要用于模擬機 車速度、發(fā)電機轉(zhuǎn)速、電動機轉(zhuǎn)速、通風機轉(zhuǎn)速、柴油機轉(zhuǎn)速等?，F(xiàn)有機車微 機控制系統(tǒng)測試裝置頻率量信號產(chǎn)生方式有兩種 一種是采用模擬電路，通過 旋鈕開關(guān)調(diào)節(jié)電位器，產(chǎn)生相應(yīng)電平信號，然后通過壓頻轉(zhuǎn)換電路將電壓信號 轉(zhuǎn)換成頻率信號丄——二H用DA (數(shù)/模轉(zhuǎn)換)的方法產(chǎn)生頻率波形，而采用D A 方式一般分為FPGA + DA或CPU + DA兩種形式。
因為頻率量信號產(chǎn)生方法不同與其他波形信號產(chǎn)生方法需要每個周期均 刷新數(shù)據(jù)，特別當產(chǎn)生的頻率信號變化范圍比較大時，如l-10KHz,則普通采 用CPU用DA (數(shù)/模轉(zhuǎn)換)輸出方法產(chǎn)生波形的形式并不符合高精度、路數(shù)多的 要求。采用CPU用DA輸出方法只適合產(chǎn)生信號變換比較緩慢的場合，如普通模 擬量輸出(電壓信號、4 20mA信號等)。
采用現(xiàn)有頻率信號產(chǎn)生方法存在如下問題①在信號給定環(huán)節(jié)，因為采用 模擬電路無法給定精確的頻率信號基準，只能靠通過旋鈕開關(guān)調(diào)節(jié)電位器來給 定頻率信號；②實際產(chǎn)生的頻率信號與給定的信號基準無法進行比較，也無法 實現(xiàn)閉環(huán)控制，必須依靠人為測量、計算才能判斷是否準確；③產(chǎn)生的頻率信 號精度不高，波動范圍大，當頻率達到3000HZ以上時，跳躍比較大(即稍微調(diào) 節(jié)電位器頻率就有很大變化)；④采用CPU + DA的形式產(chǎn)生的頻率波形頻率范 圍比較窄，不符合要求； 釆用FPGA + DA的形式產(chǎn)生頻率波形則成本高，輸 出路數(shù)比較少(每路頻率需要一路DA通道)，并且要定時刷新，算法比較復(fù)雜。

發(fā)明內(nèi)容
本發(fā)明的目的是為了克服上迷現(xiàn)有頻率信號產(chǎn)生方法存在的不足，提供一種基于現(xiàn)場總線的數(shù)字化頻率信號產(chǎn)生方法及裝置，所產(chǎn)生的頻率信號可直接 通過微機設(shè)定，應(yīng)具有精度高、誤差小、頻率變化范圍大、成本低、輸出頻率 路數(shù)多等特點，并便于實現(xiàn)閉環(huán)控制等特點。該方法通過現(xiàn)場總線接收頻率給 定信號，通過FPGA等可編程器件產(chǎn)生相應(yīng)的頻率信號，并無需采用DA芯片。
本發(fā)明是通過如下技術(shù)方案實現(xiàn)的 一種基于CAN總線的頻率量信號產(chǎn)生 方法，由CAN通信子系統(tǒng)實現(xiàn)與上位機通信，接收頻率量給定數(shù)據(jù)，CAN通信 子系統(tǒng)實現(xiàn)CAN總線管理并將接收到的頻率量給定數(shù)據(jù)通過CPU子系統(tǒng)分地址 寫入FPGA片內(nèi)RAM， FPGA首先將內(nèi)部RAM頻率量給定數(shù)據(jù)轉(zhuǎn)換為分頻系數(shù)， 然后根據(jù)分頻系數(shù)在相應(yīng)通道產(chǎn)生頻率信號，電平轉(zhuǎn)換與放大電路將FPGA產(chǎn)生 的頻率信號進行驅(qū)動與放大，將LVCMOS (低電壓CMOS電路)電平轉(zhuǎn)換任意電 平頻率波形信號以適用不同場合需求，同時可通過CAN子系統(tǒng)將CPU子系統(tǒng)及 FPGA子系統(tǒng)運行狀態(tài)、各通道頻率值反饋給上位機以便實現(xiàn)閉環(huán)控制。
上述基于CAN總線的頻率量信號產(chǎn)生方法采用如下電路連接方式由CAN 通信子系統(tǒng)、CPU子系統(tǒng)、FPGA (現(xiàn)場可編程邏輯陣列)子系統(tǒng)、電平轉(zhuǎn)換及 放大子系統(tǒng)等電路組成；CAN通信子系統(tǒng)的入口與上位機進行通訊連接，并將 通信信號首先連接CAN總線收發(fā)器，然后經(jīng)光電隔離后連接至CAN通信控制器； 再由CAN通信控制器將相應(yīng)數(shù)據(jù)、地址、控制總線連接至CPU子系統(tǒng)的CPU處 理器；CPU部分IO (輸入/輸出口 )端口連接至FPGA (現(xiàn)場可編程邏輯陣列) 子系統(tǒng)，使CPU可以通過這些端口實現(xiàn)對FPGA數(shù)據(jù)的寫入/讀出；FPGA頻率輸 出IO連接至電平轉(zhuǎn)換與放大子系統(tǒng)的數(shù)據(jù)緩沖，對頻率量信號進行相應(yīng)數(shù)據(jù)緩 沖，再由數(shù)據(jù)緩沖接至信號放大環(huán)節(jié)，將信號進行放大調(diào)整后輸出頻率信號。 其中
CAN子系統(tǒng)實現(xiàn)頻率量發(fā)生插件與上位機的通信，接收頻率量給定數(shù)據(jù)， 由總線收發(fā)器、通信控制器、光電隔離及接口保護電路組成，為了提高CAN通 信的可靠性，CAN通信子系統(tǒng)采用了兩套完全相同的電路組成熱備份冗余控制， 當 一路CAN通信受干擾或失敗時自動切換到另 一路。
CPU子系統(tǒng)由處理器、時針、復(fù)位電路等組成，主要功能是根據(jù)CPU的設(shè) 備地址信號讀取本插件CAN總線數(shù)據(jù)，并對實現(xiàn)CAN總線的管理，通過CAN總線接收來自上位機的頻率量給定數(shù)據(jù)，并將相應(yīng)頻率數(shù)據(jù)分地址寫入FPGA片內(nèi) RAM;同時可通過CAN子系統(tǒng)將CPU子系統(tǒng)及FPGA子系統(tǒng)運行狀態(tài)、各通道頻 率值反饋給上位機以便實現(xiàn)閉環(huán)控制。其中時針采用有源晶體振蕩器，連接至 處理器的時針輸入端；復(fù)位電路用于確保處理器上電復(fù)位及防止程序跑飛，連 接至處理器非屏蔽復(fù)位輸入端。
FPGA子系統(tǒng)主要實現(xiàn)地址編碼譯碼管理、存儲頻率量數(shù)據(jù)、頻率計算及 產(chǎn)生頻率信號等功能，地址編碼譯碼功能將CPU寫入的頻率數(shù)據(jù)分地址存放在 FPGA內(nèi)部不同RAM空間。FPGA內(nèi)部編程設(shè)計有數(shù)據(jù)存^諸區(qū)，用來存放CPU寫 入的頻率數(shù)據(jù)，不同的地址對應(yīng)不同頻率輸出通道。FPG A將內(nèi)部RAM空間存放 的頻率量給定信息根據(jù)時針頻率轉(zhuǎn)換成分頻系數(shù)，將該分頻系數(shù)寫入一個24位 定時器對主時針進行分頻產(chǎn)生要求的頻率信號。FPGA部分由DC/DC電源、FPGA 及程序存儲器FLASH組成，DC/DC電源提供FPGA IO及內(nèi)核所需電源，F(xiàn)LASH 通過邊界掃描方式(JTAG)與FPGA連接。
利用FPGA產(chǎn)生的頻率范圍相當高，并且精度也高，能同時產(chǎn)生很多路。但 如果采用DA轉(zhuǎn)換的方式產(chǎn)生頻率波形信號，則需要CPU周期性對DA芯片刷新數(shù) 據(jù)，使得CPU效率很低；并且由于DA轉(zhuǎn)換本身需要時間，因此不適合產(chǎn)生高頻 信號；另外，如果要同時產(chǎn)生多路頻率信號則CPU無法反應(yīng)過來；綜上所述， 該頻率信號發(fā)生電路不采用DA轉(zhuǎn)換的方式。
電平轉(zhuǎn)換與放大電路將FPGA產(chǎn)生的LVCMOS (低電壓CMOS )電平頻率信 號經(jīng)驅(qū)動電路(如74HCT245 )進行驅(qū)動，然后經(jīng)運放(或比較器)進行放大， 產(chǎn)生方波頻率信號，根據(jù)運放所接工作電源的不同，輸出方波信號的幅值將不 同。
本發(fā)明可得到如下技術(shù)效果①可通過上位機直接給定頻率信號的頻率值 而不是模擬信號的電平值，使得給定誤差?。虎谝驗轭l率信號通過FPGA產(chǎn)生， FPGA內(nèi)分頻計算器位數(shù)越多實際產(chǎn)生頻率的誤差越小，也避免了壓頻轉(zhuǎn)換電路 所帶來的誤差大的缺陷；③便于實現(xiàn)微機的自動化測試，而不需人為千預(yù)，提 高測試水平與效率； 因為基于現(xiàn)場總線，故可方便實現(xiàn)與各種測試裝置互聯(lián)， 應(yīng)用于不同場合，也便于功能擴充；⑤采用FPGA產(chǎn)生頻率，無需DA芯片，使。


圖l測試系統(tǒng)整體框圖
圖2頻率發(fā)生插件電路框圖
標號說明
1、 CAN通信子系統(tǒng)；(11) CAN總線收發(fā)器；(12)光電隔離電路；(13)通信 控制器；
2、 CPU子系統(tǒng)；(21)復(fù)位電路；(22)時針；(23)CPU處理器；
3、 FPGA系統(tǒng)；(3]) DC/DC轉(zhuǎn)換電路；(32) FPGA;
4、 電平轉(zhuǎn)換及放大子系統(tǒng)；(41)緩沖；(42)信號放大環(huán)節(jié)；
具體實施例方式
下面將結(jié)合附圖和具體實施例對本發(fā)明作進 一 步的描述。 通過附圖1可以看出，本發(fā)明為 一 種基于CAN總線的頻率量信號產(chǎn)生方法， 由CAN通信子系統(tǒng)實現(xiàn)與上位機通信，接收頻率量給定數(shù)據(jù)，CAN通信子系統(tǒng) 實現(xiàn)CAN總線管理并將接收到的頻率量給定數(shù)據(jù)通過CPU子系統(tǒng)分地址寫入 FPGA子系統(tǒng)的FPGA片內(nèi)RAM， FPGA首先將內(nèi)部RAM頻率量給定數(shù)據(jù)轉(zhuǎn)換為 分頻系數(shù)，然后根據(jù)分頻系數(shù)在相應(yīng)通道產(chǎn)生頻率信號，電平轉(zhuǎn)換與放大電路 將FPGA產(chǎn)生的頻率信號進行驅(qū)動與放大，將LVCMOS (低電壓CMOS電路)電 平轉(zhuǎn)換任意電平頻率波形信號以適用不同場合需求，同時可通過CAN子系統(tǒng)將 CPU子系統(tǒng)及FPGA子系統(tǒng)運行狀態(tài)、各通道頻率值反饋給上位機以便實現(xiàn)閉環(huán) 控制。
附圖2給出了本發(fā)明方法的 一 種實施電路結(jié)構(gòu)，從附圖中可以看出，本發(fā) 明為 一種基于CAN總線的頻率量信號發(fā)生電路，由CAN通信子系統(tǒng)(1 )、 CPU 子系統(tǒng)(2)、 FPGA系統(tǒng)(3)、電平轉(zhuǎn)換及放大子系統(tǒng)(4)等電路組成，采用 如下電路連接方式CAN通信子系統(tǒng)的入口與上位機進行通訊連接，并將通信 信號首先連接CAN總線收發(fā)器，經(jīng)光電隔離后連接至CAN通信控制器；再由CAN 通信控制器將相應(yīng)數(shù)據(jù)、地址、控制總線連接至CPU子系統(tǒng)的CPU處理器；CPU 部分IO (輸入/輸出口 )端口連接至FPGA (現(xiàn)場可編程邏輯陣列)子系統(tǒng)，使 CPU可以通過這些端口實現(xiàn)對FPGA數(shù)據(jù)的寫入/讀出；FPGA頻率輸出IO連接至電平轉(zhuǎn)換與放大子系統(tǒng)的數(shù)據(jù)緩沖，對頻率量信號進行相應(yīng)數(shù)據(jù)緩沖，再由數(shù) 據(jù)緩沖接至信號放大環(huán)節(jié)，將信號進行放大調(diào)整后輸出信號。所述頻率量信號 發(fā)生電路設(shè)計在一塊標準6U插件上，該6U插件可安裝在標準6U機箱中，其中 CAN通信子系統(tǒng)(])實現(xiàn)與上位機通信，接收頻率量給定數(shù)據(jù)，CPU子系統(tǒng)(2 ) 實現(xiàn)CAN總線管理并將接收到的頻率量給定數(shù)據(jù)分地址寫入FPGA片內(nèi)RAM , FPGA首先將內(nèi)部RAM頻率量給定數(shù)據(jù)轉(zhuǎn)換為分頻系數(shù)，然后根據(jù)分頻系數(shù)在相 應(yīng)通道產(chǎn)生頻率信號，電平轉(zhuǎn)換與放大子系統(tǒng)(4)將FPGA產(chǎn)生的頻率信號進 行驅(qū)動與放大，將LVCMOS電平轉(zhuǎn)換任意電平頻率波形信號以適用不同場合需 求；同時可通過CAN子系統(tǒng)將CPU子系統(tǒng)及FPGA子系統(tǒng)運行狀態(tài)、各通道頻率 值反饋給上位機以便實現(xiàn)閉環(huán)控制。其中
CAN通信子系統(tǒng)(1)實現(xiàn)頻率量發(fā)生插件與上位機的通信，接收頻率量 給定數(shù)據(jù)，由總線收發(fā)器(U)、光電隔離(12)、 CAN通信控制器(13 )及接 口保護電路組成，為了提高CAN通信的可靠性，CAN子系統(tǒng)采用了兩套完全相 同的電路組成熱備份冗余控制，當 一路CAN通信受干擾或失敗時自動切換到另 一路。CAN總線信號經(jīng)接口保護電路后連接至CAN總線收發(fā)器(11 ), CAN總線 收發(fā)器(11 )用于將CAN差分信號轉(zhuǎn)換為CMOS邏輯電平。為了提高系統(tǒng)的可 靠性和抗干擾能力，在CAN總線收發(fā)器和CAN通信控制器(13 )之間采用光耦 (12)進行隔離。CAN通信控制器(13)主要完成CAN的通信協(xié)議，并通過數(shù) 據(jù)、地址、控制總線與CPU接口 。
CPU子系統(tǒng)(2 )由處理器(23 )、時針(22 )、復(fù)位電路(21 )等組成，主 要功能是根據(jù)CPU的設(shè)備地址信號讀取本插件CAN總線數(shù)據(jù)，并對實現(xiàn)CAN總 線的管理，通過CAN總線接收來自上位機的頻率量給定數(shù)據(jù)，并將相應(yīng)頻率數(shù) 據(jù)分地址寫入FPGA片內(nèi)RAM;同時可通過CAN子系統(tǒng)將CPU子系統(tǒng)及FPG A子 系統(tǒng)運行狀態(tài)、各通道頻率值反饋給上位機以便實現(xiàn)閉環(huán)控制。時針(22)除 給CPU提供時針信號外，還給通信控制器(13)、 FPGA (32)提供時針信號。 復(fù)位芯片用于CPU上電復(fù)位及軟件看門狗，防止CPU程序跑飛。
FPGA子系統(tǒng)(3)主要實現(xiàn)地址編碼譯碼管理、存儲頻率量數(shù)據(jù)、頻率計算 及產(chǎn)生頻率信號等功能，由FPGA(32)、程序配置FLASH、下載接口及DC/DC
8轉(zhuǎn)換電路(31)組成。地址編碼譯碼功能將CPU寫入的頻率數(shù)據(jù)分地址存放在 FPGA內(nèi)部不同RAM空間。FPGA內(nèi)部編程設(shè)計有數(shù)據(jù)存儲區(qū)，用來存放CPU寫 入的頻率數(shù)據(jù)，不同的地址對應(yīng)不同頻率輸出通道。FPGA將內(nèi)部RAM空間存放 的頻率量給定信息根據(jù)時針頻率轉(zhuǎn)換成分頻系數(shù)，將該分頻系數(shù)寫入一個24位 定時器對主時針進行分頻產(chǎn)生要求的頻率信號。當所產(chǎn)生的頻率信號較少時 FPGA可用CPLD^齊fl。
通過FPGA可同時產(chǎn)生16^f各以上l - 10KHz甚至更大范圍頻率信號。若FPGA 時針為32MHz,內(nèi)部定時器為24位，則最小頻率為0.5Hz;當輸出10KHz頻率時， 此時寫入計算器的數(shù)據(jù)為3200 ，即對32MHz進行3200分頻，則其分辨率為 3.125Hz;由此可見利用FPGA產(chǎn)生的頻率范圍相當高，并且精度也高，能同時 產(chǎn)生很多路。但如果采用DA轉(zhuǎn)換的方式產(chǎn)生頻率波形信號，則需要CPU周期性 對DA芯片刷新數(shù)據(jù)，使得CPU效率很低；并且由于DA轉(zhuǎn)換本身需要時間，因此 不適合產(chǎn)生高頻信號；另外，如果要同時產(chǎn)生多路頻率信號則CPU無法反應(yīng)過 來；綜上所述，該頻率信號發(fā)生電路不采用DA轉(zhuǎn)換的方式，而是直接采用FPGA 產(chǎn)生頻率的方式。同時為節(jié)省成本及滿足告訴頻率要求，也不采用FPGA+DA 的形式產(chǎn)生頻率量信號。
電平轉(zhuǎn)換與放大子系統(tǒng)(4 )將FPGA產(chǎn)生的LVCMOS電平頻率信號經(jīng)緩沖 (4)進行驅(qū)動后經(jīng)運放組成的信號放大環(huán)節(jié)(42 )進行比較放大，若運放所 接工作電源為士15V,則可將低于2V信號轉(zhuǎn)換為-15V電平，高于2.4V信號轉(zhuǎn)換 為+15V電平(滯回比較器)，這樣就FPGA產(chǎn)生的0 3.3V的LVCMOS電平轉(zhuǎn)換為 ± 15V方波頻率量電平，根據(jù)需要運放可接其他工作電源以便產(chǎn)生任意電平頻率 波形信號以適用不同場合需求。
權(quán)利要求
1.一種基于CAN總線的頻率量信號產(chǎn)生方法，其特征在于所述的基于CAN總線的頻率量信號產(chǎn)生方法由CAN通信子系統(tǒng)實現(xiàn)與上位機通信，接收頻率量給定數(shù)據(jù)，CAN通信子系統(tǒng)實現(xiàn)CAN總線管理并將接收到的頻率量給定數(shù)據(jù)通過CPU子系統(tǒng)分地址寫入FPGA片內(nèi)RAM，F(xiàn)PGA首先將內(nèi)部RAM頻率量給定數(shù)據(jù)轉(zhuǎn)換為分頻系數(shù)，然后根據(jù)分頻系數(shù)在相應(yīng)通道產(chǎn)生頻率信號，電平轉(zhuǎn)換與放大電路將FPGA產(chǎn)生的頻率信號進行驅(qū)動與放大，將LVCMOS(低電壓CMOS電路)電平轉(zhuǎn)換任意電平頻率波形信號以適用不同場合需求，同時可通過CAN子系統(tǒng)講CPU子系統(tǒng)及FPGA子系統(tǒng)運行狀態(tài)、各通道頻率值反饋給上位機。
2. —種基于CAN總線從頻率量信號發(fā)生電路，其特征在于由CAN通 信子系統(tǒng)、CPU子系統(tǒng)、FPGA (現(xiàn)場可編程邏輯陣列)子系統(tǒng)、電平轉(zhuǎn)換 及放大子系統(tǒng)等電路組成；CAN通信子系統(tǒng)的入口與上位機進行通訊連接， 并將通信信號首先連接CAN總線收發(fā)器，經(jīng)光電隔離后連接至CAN通信控 制器；再由CAN通信控制器將相應(yīng)數(shù)據(jù)、地址、控制總線連接至CPU子系 統(tǒng)的CPU處理器；CPU部分10 (輸入/輸出口 )端口連接至FPGA子系統(tǒng)，使 CPU可以通過這些端口實現(xiàn)對FPGA數(shù)據(jù)的寫入/讀出；FPGA頻率輸出IO連 接至電平轉(zhuǎn)換與放大子系統(tǒng)的數(shù)據(jù)緩沖，對頻率量信號進行相應(yīng)數(shù)據(jù)緩沖， 再由數(shù)據(jù)緩沖接至信號放大環(huán)節(jié)，將信號進行放大調(diào)整后輸出信號；同時 可通過CAN子系統(tǒng)將CPU子系統(tǒng)及FPGA子系統(tǒng)運行狀態(tài)、各通道頻率值反 饋給上位機以便實現(xiàn)閉環(huán)控制。
3. 根據(jù)權(quán)利要求2所述的 一 種基于C. A N總線從頻率量信號發(fā)生電路， 其特征在于CAN子系統(tǒng)實現(xiàn)頻率量發(fā)生插件與上位機的通信，接收頻率 量給定數(shù)據(jù)，由總線收發(fā)器、通信控制器、光電隔離及接口保護電路組成， 為了提高CAN通信的可靠性，CAN通信子系統(tǒng)采用了兩套完全相同的電路 組成熱備份冗余控制，當 一 路CAN通信受干擾或失敗時自動切換到另 一 路。
4. 根據(jù)權(quán)利要求2所述的一種基于CAN總線從頻率量信號發(fā)生電路， 其特征在于所述的CPU通信子系統(tǒng)由處理器、時針、復(fù)位電路等組成， CPU通信子系統(tǒng)根據(jù)CPU的設(shè)備地址信號讀取本插件CAN總線數(shù)據(jù)，并對 實現(xiàn)CAN總線的管理，通過CAN總線接收來自上位機的頻率量給定數(shù)據(jù)， 并將相應(yīng)頻率數(shù)據(jù)分址寫入FPGA片內(nèi)RAM,同時可通過C AN子系統(tǒng)將CPU子系統(tǒng)及FPGA子系統(tǒng)運行狀態(tài)、各通道頻率值反饋給上位機以便實現(xiàn)閉環(huán)控制。
5. 根據(jù)權(quán)利要求2所述的一種基于CAN總線從頻率量信號發(fā)生電路， 其特征在于 所述的FPGA子系統(tǒng)由DC/DC電源、FPGA及程序存儲器 FLASH組成，包括地址編碼譯碼管理、存儲頻率量數(shù)據(jù)、頻率計算及產(chǎn)生 頻率信號等部分，地址編碼譯碼將C P U寫入的頻率數(shù)據(jù)分地址存放在F P G A 內(nèi)部不同RAM空間；FPGA內(nèi)部編程設(shè)計有數(shù)據(jù)存儲區(qū)，用來存放CPU寫入 的頻率數(shù)據(jù)，不同的地址對應(yīng)不同頻率輸出通道；FPGA將內(nèi)部RAM空間存 放的頻率量給定信息根據(jù)時針頻率轉(zhuǎn)換成分頻系數(shù)，將該分頻系數(shù)寫入一 個24位定時器對主時針進行分頻產(chǎn)生要求的頻率信號。
6. 根據(jù)權(quán)利要求2所述的 一 種基于C A N總線從頻率量信號發(fā)生電路， 其特征在于電平轉(zhuǎn)換及放大子系統(tǒng)將FPGA產(chǎn)生的LVCMOS電平頻率信號 經(jīng)緩沖進行驅(qū)動，然后經(jīng)運放(比較器)進行放大，產(chǎn)生方波頻率信號， 根據(jù)運放所接工作電源的不同，輸出方波信號幅值范圍可為5 30V。
全文摘要
一種基于CAN總線的頻率量信號發(fā)生電路，由CAN通信子系統(tǒng)、CPU子系統(tǒng)、FPGA系統(tǒng)、電平轉(zhuǎn)換及放大子系統(tǒng)等電路組成，所述頻率量信號發(fā)生電路設(shè)計在一塊標準6U插件上，該6U插件可安裝在標準6U機箱中，其中CAN子系統(tǒng)實現(xiàn)與上位機通信，接收頻率量給定數(shù)據(jù)，CPU子系統(tǒng)實現(xiàn)CAN總線管理并將接收到的頻率量給定數(shù)據(jù)分地址寫入FPGA片內(nèi)RAM，F(xiàn)PGA首先將內(nèi)部RAM頻率量給定數(shù)據(jù)轉(zhuǎn)換為分頻系數(shù)，然后根據(jù)分頻系數(shù)在相應(yīng)通道產(chǎn)生頻率信號，電平轉(zhuǎn)換與放大子系統(tǒng)將FPGA產(chǎn)生的頻率信號進行驅(qū)動與放大，將LVCMOS電平轉(zhuǎn)換任意電平頻率波形信號以適用不同場合需求，同時可通過CAN子系統(tǒng)將CPU子系統(tǒng)及FPGA子系統(tǒng)運行狀態(tài)、各通道頻率值反饋給上位機以便實現(xiàn)閉環(huán)控制。
文檔編號G05B23/02GK101493698SQ20091004275
公開日2009年7月29日 申請日期2009年2月27日 優(yōu)先權(quán)日2009年2月27日
發(fā)明者任湘輝, 良 何, 劉智聰, 吳正平, 周少云 申請人:株洲南車時代電氣股份有限公司