專利名稱：一種dsp與絕對式編碼器通訊及解碼的裝置的制作方法
技術(shù)領(lǐng)域：
本實用新型涉及一種通訊及解碼裝置，尤其涉及一種DSP與絕對 式編碼器通訊及解碼的裝置。
背景技水
原來讀取交流伺服電機轉(zhuǎn)子位置及旋轉(zhuǎn)角度的裝置主要采用在交 流伺服電機轉(zhuǎn)子上裝上增量式編碼器，再用DSP(數(shù)字信號處理器) 芯片去讀增量式編碼器脈沖信號，DSP芯片需要運行控制程序才能得 出轉(zhuǎn)子的初始相位。但是DSP芯片不能計算出電動機轉(zhuǎn)子的絕對位置， 只能計算出轉(zhuǎn)角的增量，而且增量式編碼器的精度不是太高且輸出的 是并行信號，欲提高其精度就必然要增大編碼器的設(shè)計難度和增多并 行信號的輸出，這樣就不利于伺服驅(qū)動器與編碼器的長距離通信。
針對這種情況，目前開始使用絕對式編碼器讀取交流伺服電機 轉(zhuǎn)子的數(shù)據(jù)。絕對式編碼器能夠直接讀出電動機轉(zhuǎn)子的絕對位置，能 夠使伺服驅(qū)動器高精度地讀取伺服電機的轉(zhuǎn)子位置及旋轉(zhuǎn)角度。但是， 絕對式編碼器輸出的是串行數(shù)據(jù)，需要該絕對式編碼器廠商提供專用 通信芯片去讀取絕對式編碼器中電機轉(zhuǎn)子的位置信息，再利用DSP(數(shù) 字信號處理)芯片讀取該專用通信芯片鎖存的信息，DSP芯片最后才 能將該電機轉(zhuǎn)子的位置信息轉(zhuǎn)變?yōu)榻^對的機械角度、電角度及旋轉(zhuǎn)方 向。而絕對式編碼器廠商提供的專用通信芯片不僅價格很貴，而且該 芯片的集成度較差，不利于縮小伺服驅(qū)動器電路控制板的體積。
因此，我們迫切需求一種成本低、電路集成度高的DSP與絕對式 編碼器通訊及解碼的裝置。

實用新型內(nèi)容
基于現(xiàn)有技術(shù)的不足，本實用新型所要解決的問題是提供一種成
本低、集成度高的DSP與絕對式編碼器通訊及解碼的裝置。
為解決上述問題，本實用新型提供的DSP與絕對式編碼器通訊及 解碼的裝置包括采集外部交流伺服電機數(shù)據(jù)的絕對式編碼器、與該 絕對式編碼器電連接并將該絕對式編碼器采集的數(shù)據(jù)轉(zhuǎn)換為串行數(shù)字 信號的接口電路、與該接口電路電連接并將所述串行數(shù)字信號轉(zhuǎn)換為 并行數(shù)據(jù)的可編程邏輯器件、與該可編程邏輯器件電連接并對該并行 數(shù)據(jù)進行解碼的DSP。
作為一個實施例，還包括連接于可編程邏輯器件與接口電路之間 的電平轉(zhuǎn)換電路。所述可編程邏輯器件包括接收DSP發(fā)來的控制信 號并對該控制信號進行譯碼的控制信號接收器、對譯碼后的控制信號 進行邏輯控制運算并發(fā)出控制信號的邏輯控制器、根據(jù)邏輯控制器發(fā) 出的信號與絕對式編碼器進行通訊的數(shù)據(jù)收發(fā)器、將數(shù)據(jù)收發(fā)器中的 數(shù)據(jù)轉(zhuǎn)換為并行數(shù)據(jù)并將該并行數(shù)據(jù)傳送給DSP的數(shù)據(jù)轉(zhuǎn)換器。
作為另一個實施例，所述可編程邏輯器件還包括時鐘、將時鐘頻 率分頻的分頻器以及給收發(fā)數(shù)據(jù)器提供波特率的波特率發(fā)生器。所述 分頻器向邏輯控制器輸入時鐘以及向波特率發(fā)生器輸入時鐘。
作為又一個實施例，所述接口電路為差分接口電路，該差分接口 電路包括第一差分放大器，所述絕對式編碼器中包括第二差分放大器， 第一差分放大器與第二差分放大器相連。所述差分接口電路采用串行 的數(shù)據(jù)傳輸方式。
與現(xiàn)有技術(shù)相比較，本實用新型的DSP與絕對式編碼器通訊及解 碼的裝置通過可編程邏輯器件替代價格昂貴的專用芯片與絕對式編碼 器通訊，實現(xiàn)串行通訊及串行數(shù)據(jù)向并行數(shù)據(jù)的轉(zhuǎn)換，將讀出的數(shù)據(jù) 直接送給DSP,不需要過多的外部電路，從而大大節(jié)省了成本，提高
了集成度。
為使本實用新型更加容易理解，下面將結(jié)合附圖進一步闡述本實
用新型的DSP與絕對式編碼器通訊及解碼的裝置。

圖1本實用新型裝置的結(jié)構(gòu)框圖。
圖2本實用新型裝置與交流伺服電機相連的結(jié)構(gòu)框圖。 圖3本實用新型裝置的接口電路的電路原理圖。 圖4本實用新型DSP控制整個裝置的流程圖。
具體實施方式
現(xiàn)在參考附圖描述本實用新型的優(yōu)選實施例，參考圖1-3,本實施 例的DSP與絕對式編碼器通訊及解碼的裝置包括安裝在外部交流伺服 電機10上的絕對式編碼器20,與該絕對式編碼器20電連接的第一差 分接口電路5 0、與該第一差分接口電路50電連接的電平轉(zhuǎn)換電路40、 與該電平轉(zhuǎn)換電路40電連接的可編程邏輯器件30 ( CPLD)、與該可編 程邏輯器件30電連接的DSP60 (數(shù)字信號處理器所述DSP60與驅(qū) 動放大電路70電連接。DSP60的主要功能是控制可編程邏輯器件30、 讀取可編程邏輯器件30中的數(shù)據(jù)、以及控制交流伺服電機IO和人機 界面。
所述絕對式編碼器20向外部交流伺服電機10采集數(shù)據(jù)，具體采 集交流伺服電機IO轉(zhuǎn)子的機械角度、電角度以及旋轉(zhuǎn)方向等數(shù)據(jù)。所 述第一差分接口電路50包括第一差分放大器51、第一差分信號線52 以及第二差分信號線53。第一差分放大器51包括數(shù)據(jù)輸出引腳511、 數(shù)據(jù)輸入引腳512以及外部控制引腳513。外部控制引腳513受可編 程邏輯器件30控制，當外部控制引腳513為高電平時，數(shù)據(jù)輸出引腳 511向電平轉(zhuǎn)換器40輸出數(shù)據(jù)，當外部控制引腳513為低電平時，數(shù)
據(jù)從數(shù)據(jù)輸入引腳512輸入。所述絕對式編碼器20中包括第二差分接 口電路21，該第二差分接口電路21包括第二差分放大器211。所述第 二差分放大器211包括內(nèi)部控制引腳2111,該內(nèi)部控制引腳2111受 絕對式編碼器20內(nèi)部的控制芯片所控制。所述第一差分放大器51與 第二差分放大器211通過第一差分信號線52和第二差分信號線53電 連接，該第一差分接口電路50與第二差分接口電路21電連接組成差 分信號傳輸電路。所述絕對式編碼器20通過第二差分接口電路21輸 出差分信號。第一差分接口電路50將所述差分信號轉(zhuǎn)換為串行數(shù)字數(shù) 據(jù)后從數(shù)據(jù)輸出引腳511輸送給所述電平轉(zhuǎn)換器40。由于第一差分接 口電路50的引腳電平與可編程邏輯器件30的10 口電平不一致，因此 電平轉(zhuǎn)換器40將第一差分接口電路50輸出數(shù)據(jù)的電平轉(zhuǎn)換為可編程 邏輯器件3010 口可以接受的電平。可編程邏輯器件30將該串行數(shù)字 數(shù)據(jù)轉(zhuǎn)換為并行數(shù)據(jù)并將其發(fā)送給DSP60。 DSP60對接收到的數(shù)據(jù)進行 解碼并進行運算控制，根據(jù)運算控制后的結(jié)果向驅(qū)動放大電路70發(fā)出 控制信號。驅(qū)動放大電路70根據(jù)該控制信號驅(qū)動所述交流電機10工 作。
所述DSP與絕對式編碼器通訊及解碼的裝置還包括時鐘80，所述 可編程邏輯器件30內(nèi)部包括與DSP60電連接的控制信號接收器31、 數(shù)據(jù)轉(zhuǎn)換器32、邏輯控制器33、數(shù)據(jù)收發(fā)器34、波特率發(fā)生器35以 及分頻器36,其相互連接的關(guān)系如圖1所示。所述時鐘80給分頻器 36提供時鐘頻率，分頻器36將時鐘80提供的時鐘頻率分頻后分別送 給邏輯控制器33、波特率發(fā)生器35。該波特率發(fā)生器35向數(shù)據(jù)收發(fā) 器34提供波特率，所述數(shù)據(jù)收發(fā)器34根據(jù)該波特率發(fā)生器35提供的 波特率收發(fā)數(shù)據(jù)。所迷控制信號接收器31實時采集DSP60發(fā)出的控制 信號，并對該控制信號進行譯碼后傳送給邏輯控制器33。邏輯控制器 33接收到譯碼后的數(shù)據(jù)，立即對該數(shù)據(jù)進行邏輯控制運算，并根據(jù)分 頻器36送來的時鐘頻率定時向數(shù)據(jù)收發(fā)器34發(fā)送控制命令。數(shù)據(jù)收 發(fā)器34將控制命令通過差分接口電路40發(fā)送給絕對式編碼器20，通 知絕對式編碼器20將數(shù)據(jù)發(fā)送給差分接口電路40。數(shù)據(jù)收發(fā)器34接 收到從差分接口電路40發(fā)送過來的串行數(shù)字信號后，將該串行數(shù)字信 號送入數(shù)據(jù)轉(zhuǎn)換器32中。數(shù)據(jù)轉(zhuǎn)換器32接收到該串行數(shù)據(jù)后，根據(jù) 邏輯控制器33發(fā)來的控制信號將該串行數(shù)據(jù)轉(zhuǎn)換為并行數(shù)據(jù)，并將該 并行數(shù)據(jù)發(fā)送給DSP60。 DSP60對該并行數(shù)據(jù)進行解碼，轉(zhuǎn)換為機械角 度和電角度，從而完成與絕對式編碼器的通訊。DSP60最后對解碼數(shù) 據(jù)進行運算控制，根據(jù)運算控制后的結(jié)果向外部驅(qū)動放大電路70發(fā)送 控制信號，該驅(qū)動放大電路70根據(jù)接收到控制信號驅(qū)動交流伺服電 機。
整個裝置的工作過程受DSP60控制，參考圖4, DSP控制整個裝置 的方法包括如下步驟
a. 初始化變量以及外部接口 。
b. 發(fā)送命令至可編程邏輯器件，可編程邏輯器件會根據(jù)該命令將 DSP所需要的數(shù)據(jù)以并行方式傳送給DSP。
c. 接收可編程邏輯器件發(fā)來的并行數(shù)據(jù)。
d. 對可編程邏輯器件傳送過來的數(shù)據(jù)進行解碼，將其轉(zhuǎn)換為機械 角度和電角度。
f.對所述機械角度和電角度進行控制運算，得出驅(qū)動控制信號后 將其輸出給外部交流伺服電機，返回步驟b。
當然，本實用新型的裝置也可以由DSP6 0向絕對式編碼器20存儲 數(shù)據(jù)或發(fā)送控制信號，這時，可編程邏輯器件30會將DSP60傳送過來 的并行數(shù)據(jù)轉(zhuǎn)換為串行數(shù)據(jù)通過第一差分接口電路50輸送到絕對式 編碼器20中。本領(lǐng)域的普通技術(shù)人員可以根據(jù)上述實施例很容易地實 現(xiàn)，這里就不再--贅述了。
本實用新型的DSP與絕對式編碼器通訊及解碼的裝置通過可編程 邏輯器件內(nèi)部相互連接的功能模塊與絕對式編碼器通訊，并將絕對式
編碼器輸出的串行數(shù)據(jù)轉(zhuǎn)換為并行數(shù)據(jù)，從而使DSP可以接收和識別， 替代了原有與絕對式編碼器通訊的專用芯片，也省去了原有專用芯片 的外部電路，大大節(jié)省了整個裝置的成本，提高了控制板上電路的集 成度，縮小了整個伺服驅(qū)動電路控制板的體積。
以上所揭露的僅為本實用新型的較佳實施例而已，當然不能以此 來限定本實用新型之權(quán)利范圍，因此依本實用新型申請專利范圍所作 的等同變化仍屬本實用新型所涵蓋的范圍。
權(quán)利要求1.一種DSP與絕對式編碼器通訊及解碼的裝置，其包括采集外部交流伺服電機數(shù)據(jù)的絕對式編碼器、與該絕對式編碼器電連接并將該絕對式編碼器采集的數(shù)據(jù)轉(zhuǎn)換為串行數(shù)字信號的接口電路、與該接口電路電連接并將所述串行數(shù)字信號轉(zhuǎn)換為并行數(shù)據(jù)的可編程邏輯器件、與該可編程邏輯器件電連接并對該并行數(shù)據(jù)進行解碼的DSP。
2. 如權(quán)利要求1所述的DSP與絕對式編碼器通訊及解碼的裝置，其特 征在于還包括連接于可編程邏輯器件與接口電路之間的電平轉(zhuǎn)換電 路。
3. 如權(quán)利要求1所述的DSP與絕對式編碼器通訊及解碼的裝置，其特 征在于所述可編程邏輯器件包括接收從該DSP發(fā)來的控制信號并 對該控制信號進行譯碼的控制信號接收器，對譯碼后的控制信號進行 邏輯控制運算并發(fā)出控制信號的邏輯控制器、根據(jù)邏輯控制器發(fā)出的 信號與絕對式編碼器進行通訊的數(shù)據(jù)收發(fā)器、將數(shù)據(jù)收發(fā)器中的數(shù)據(jù) 轉(zhuǎn)換為并行數(shù)據(jù)并將該并行數(shù)據(jù)傳送給DSP的數(shù)據(jù)轉(zhuǎn)換器。
4. 如權(quán)利要求3所述的DSP與絕對式編碼器通訊及解碼的裝置，其特 征在于所述可編程邏輯器件還包括時鐘、將時鐘頻率分頻的分頻器 以及給收發(fā)數(shù)據(jù)器提供波特率的波特率發(fā)生器。
5. 如權(quán)利要求4所述的DSP與絕對式編碼器通訊及解碼的裝置，其特 征在于所述分頻器向邏輯控制器輸入時鐘以及向波特率發(fā)生器輸入 時鐘。
6. 如權(quán)利要求1所述的DSP與絕對式編碼器通訊及解碼的裝置，其特 征在于所述接口電路為差分接口電路，該差分接口電路包括第一差 分放大器，所述絕對式編碼器中包括第二差分放大器，第一差分放大 器與第二差分放大器相連。
7. 如權(quán)利要求1所述的DSP與絕對式編碼器通訊及解碼的裝置，其特 征在于所述差分接口電路采用串行的數(shù)據(jù)傳輸方式。
專利摘要本實用新型公開了一種DSP與絕對式編碼器通訊及解碼的裝置，其包括采集外部交流伺服電機數(shù)據(jù)的絕對式編碼器、與該絕對式編碼器電連接并將該絕對式編碼器采集的數(shù)據(jù)轉(zhuǎn)換為串行數(shù)字信號的接口電路、與該接口電路電連接并將所述串行數(shù)字信號轉(zhuǎn)換為并行數(shù)據(jù)的可編程邏輯器件、與該可編程邏輯器件電連接并對該并行數(shù)據(jù)進行解碼的DSP。該裝置成本低，電路集成度高。
文檔編號G05B19/042GK201063104SQ20072005128
公開日2008年5月21日 申請日期2007年5月10日 優(yōu)先權(quán)日2007年5月10日
發(fā)明者廖文高, 麻文興 申請人:廣州數(shù)控設(shè)備有限公司