專利名稱：半導體集成電路以及信號發(fā)送接收系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及信號發(fā)送用或信號接收用的半導體集成電路，尤其涉及在信號傳送路的發(fā)送端、接收端配置終端電阻情況的結(jié)構(gòu)。
背景技術(shù)：
以往，在信號的發(fā)送接收系統(tǒng)中，當在傳送路上連接發(fā)送側(cè)與接收側(cè)時，在該傳送路的信號發(fā)送端、接收端連接終端電阻，將其電阻值設(shè)定為對應(yīng)傳送路的特性阻抗的值，并采取對策以降低信號發(fā)送端、接收端上的反射。
最近，伴隨信號的高速傳送，希望更加精確地設(shè)定信號的發(fā)送端、接收端的終端電阻的電阻值，并進一步降低信號的反射。
但是，所述以往的終端電阻，是配置在傳送路的信號發(fā)送端、接收端的，從信號發(fā)送電路開始到信號發(fā)送側(cè)終端電阻的配置位置為止，以及從信號接收側(cè)終端電阻的配置位置開始到信號接收電路為止，實際上存在某種程度的距離的傳送路徑，因此，發(fā)送信號從發(fā)送電路到信號發(fā)送側(cè)終端電阻的位置為止進行發(fā)送期間，從信號接收側(cè)終端電阻的位置開始到在接收電路上的接收為止的期間存在寄生電容，具有在接收電路上的波形質(zhì)量降低的問題。而且，終端電阻被外置地配置在傳送路的發(fā)送端、接收端的構(gòu)成，也存在制造成本高的缺點。
因此，以往，比如在非專利文獻1中，具備在半導體LSI的內(nèi)部內(nèi)置終端電阻的內(nèi)置型終端電阻。該內(nèi)置型終端電阻，在所述非專利文件1中，由MOS晶體管構(gòu)成終端電阻。該MOS晶體管應(yīng)該與作為半導體LSI內(nèi)部具備的多個晶體管元件等同樣的制造工藝同時被制作出來。
非專利文獻1IEEE JSSC VOL.30 NO.4 APRIL 1995 p353～363[ACMOS Serial for Duplexed Data Communication]Kyeongho Lee et al.
在所述那樣將內(nèi)置MOS晶體管作為終端電阻使用的情況，由于其制造工藝、周圍溫度、施加電壓等，其電阻值變動很大，如果調(diào)整其MOS晶體管的柵極偏置電壓，可以將MOS晶體管的電阻值保持在規(guī)定的固定值上。
但是，在進一步要求信號的高速發(fā)送的今天，作為信號發(fā)送端、接收端的終端電阻，希望其具有良好的頻率特性。
但是，從頻率特性的觀點來看所述內(nèi)置型終端電阻，由于是以MOS晶體管構(gòu)成的，起因于作為電阻的非線性、MOS晶體管的寄生成分，頻率特性會變壞，很難得到期望程度的良好的頻率特性。而且，由于是在線性區(qū)域(非飽和區(qū)域)使之動作的關(guān)系，也存在動作范圍變得狹窄的問題。
因此，比如，考慮在半導體基板上，采用多晶硅或擴散層形成電阻元件，并將這個電阻元件作為終端電阻使用。根據(jù)本發(fā)明者的實驗，該電阻元件的頻率特性良好。但是，該電阻元件與MOS晶體管一樣，由于其制造工藝、周圍溫度、施加電壓等影響，其電阻值具有變動加大的傾向，因此，難以得到作為期望電阻值的高精度的電阻元件。

發(fā)明內(nèi)容
本發(fā)明鑒于以上的問題，其目在于得到一種作為在信號發(fā)送用、信號接收用的半導體LSI內(nèi)具備的內(nèi)置型終端電阻，是成為期望的電阻值的高精度的電阻，DC特性良好，而且，頻率特性也良好的終端電阻。
為了實現(xiàn)所述目的，在本發(fā)明中，作為信號發(fā)送用或信號接收用的半導體LSI內(nèi)的內(nèi)置型終端電阻，使用頻率特性良好的多晶硅或者采用擴散層在半導體基板上形成的電阻元件和晶體管的組合，這樣既由采用多晶硅等在半導體基板上形成的電阻元件確保良好的頻率特性，又可以由晶體管的控制端子的偏置調(diào)整對由采用該多晶硅等在半導體基板上形成的電阻元件的參差不齊進行微調(diào)，并設(shè)定期望電阻值，由此，提供在傳送信號的發(fā)送端和接收端有效地減少反射的半導體LSI。
而且，本發(fā)明，作為終端電阻，同時具有良好的頻率特性和良好的DC特性是所述的目的，但是，如果是兩個特性都良好的電阻元件，就不止是終端電阻，也可以廣泛地利用其作為固定電阻元件，因此，本發(fā)明的又一個目的是作為固定電阻元件也適用于其它用途。
即，本發(fā)明1的半導體集成電路，是通過傳送路發(fā)送信號或接收信號的半導體集成電路，其特征在于在內(nèi)部內(nèi)置所述傳送路的發(fā)送側(cè)或接收側(cè)的終端電阻，所述終端電阻具備第一電阻元件以及連接于該第一電阻元件的第二電阻元件，所述第一電阻元件由在半導體基板上形成的電阻元件構(gòu)成，所述在半導體基板上形成的電阻元件的電阻值設(shè)定為與所述傳送路的特性阻抗基本相等的電阻值，所述第二電阻元件由晶體管構(gòu)成，在所述晶體管的控制端子上，連接調(diào)整該控制端子的偏置電壓的偏置電壓調(diào)整電路，通過所述偏置電壓調(diào)整電路調(diào)整所述晶體管的電阻值，并將所述第一以及第二電阻元件的合成電阻值調(diào)整為所述特性阻抗。
本發(fā)明2在發(fā)明1的半導體集成電路中，其特征在于所述在半導體基板上形成的電阻元件與所述晶體管并聯(lián)連接。
本發(fā)明3在發(fā)明2的半導體集成電路中，其特征在于所述在半導體基板上形成的電阻元件的電阻值的參差不齊下限值設(shè)定為所述第一及第二電阻元件的合成電阻值的期望值的參差不齊下限值以上的電阻值。
本發(fā)明4在發(fā)明1的半導體集成電路中，其特征在于所述在半導體基板上形成的電阻元件與所述晶體管串聯(lián)連接。
本發(fā)明5在發(fā)明4的半導體集成電路中，其特征在于所述在半導體基板上形成的電阻元件設(shè)定得比所述晶體管的電阻值更大。
本發(fā)明6在發(fā)明1的半導體集成電路中，其特征在于所述在半導體基板上形成的電阻元件具有第一以及第二部分電阻元件，構(gòu)成所述第一部分電阻元件與所述晶體管串聯(lián)連接的串聯(lián)電路，所述第二部分電阻元件并聯(lián)連接到所述串聯(lián)電路上。
本發(fā)明7在發(fā)明6的半導體集成電路中，其特征在于所述第二部分電阻元件的電阻值的參差不齊下限值，設(shè)定為所述第一以及第二電阻元件的合成電阻值期望值的參差不齊下限值以上的電阻值。
本發(fā)明8在發(fā)明1的半導體集成電路中，其特征在于所述偏置電壓調(diào)整電路，具備與所述終端電阻的構(gòu)成同一構(gòu)成的復制電路；對所述復制電路給予規(guī)定的固定電流的恒流源；運算放大器，所述運算放大器，反饋控制所述晶體管的控制端子的偏置電壓，使得將在所述復制電路上發(fā)生的電壓下降量定為規(guī)定的參照電位。
本發(fā)明9的信號發(fā)送接收系統(tǒng)，其特征在于將發(fā)明1所述的半導體集成電路具備信號發(fā)送用和信號接收用兩種，并且具備連接于所述信號發(fā)送用半導體集成電路與信號接收用半導體集成電路的傳送路。
本發(fā)明10的半導體集成電路，是內(nèi)置由半導體元件生成的固定電阻元件的半導體集成電路，其特征在于所述固定電阻元件具備第一電阻元件以及連接于該第一電阻元件的第二電阻元件，所述第一電阻元件由在半導體基板上形成的電阻元件構(gòu)成，所述在半導體基板上形成的電阻元件的電阻值設(shè)定為與期望值基本相等的電阻值，所述第二電阻元件由晶體管構(gòu)成，在所述晶體管的控制端子上，連接調(diào)整該控制端子的偏置電壓的偏置電壓調(diào)整電路，通過所述偏置電壓調(diào)整電路調(diào)整所述晶體管的電阻值，并將所述第一以及第二電阻元件的合成電阻值調(diào)整為所述期望值。
本發(fā)明11在發(fā)明1或者10的半導體集成電路中，其特征在于所述在半導體基板上形成的電阻元件是多晶硅電阻元件。
本發(fā)明12在發(fā)明1或者10的半導體集成電路中，其特征在于所述在半導體基板上形成的電阻元件是擴散電阻元件。
由以上所述的發(fā)明1～12中，第一電阻元件由頻率特性良好的多晶硅電阻元件或者擴散電阻元件等那樣的在半導體基板上形成的電阻元件構(gòu)成，而且，其電阻值為期望值，比如設(shè)定為與傳送路的特性電阻基本相等的值，因此，可以得到頻率特性良好的的內(nèi)置型終端電阻。而且，所述多晶硅電阻元件或者擴散電阻元件等那樣的在半導體基板上形成的電阻元件，雖然其電阻值對應(yīng)制造工藝、周圍溫度而變動，但是，通過調(diào)整作為第二電阻元件的晶體管的控制端子的偏置電壓，而微調(diào)該晶體管的電阻值，其結(jié)果，該變動部分，所述多晶硅電阻元件等那樣的在半導體基板上形成的電阻元件的電阻值的變動部分，被所述晶體管電阻值的微調(diào)整所吸收，因此，多晶硅電阻元件等那樣的在半導體基板上形成的電阻元件與晶體管的合成電阻值與期望值(傳送路的特性阻抗)高精度地一致，并且得到良好的DC特性。所以，作為內(nèi)置型終端電阻，得到頻率特性與DC特性兩方俱佳的終端電阻。
如以上說明的那樣，根據(jù)發(fā)明1～9、11以及12，通過將基本設(shè)定為期望電阻值的多晶硅電阻元件或者擴散電阻元件等那樣的在半導體基板上形成的電阻元件與可以微調(diào)電阻值的晶體管的組合，而構(gòu)成內(nèi)置終端電阻，因此，可以得到內(nèi)置頻率特性良好而且DC特性良好的信號發(fā)送側(cè)或信號接收側(cè)的內(nèi)置型終端電阻的信號的發(fā)送用或者接收用的半導體集成電路。
而且，根據(jù)發(fā)明10～12，可以得到內(nèi)置頻率特性與DC特性兩方俱佳的固定電阻元件的半導體集成電路。


圖1是表示本發(fā)明的實施例的信號發(fā)送接收系統(tǒng)的全體概要構(gòu)成的電路圖。
圖2是表示內(nèi)置型終端電阻的具體的構(gòu)成的電路圖。
圖3是多晶硅電阻元件的構(gòu)成的縱剖面圖。
圖4是P型MOS晶體管的構(gòu)成的縱剖面圖。
圖5是表示柵極偏置電壓調(diào)整電路的內(nèi)部構(gòu)成的電路圖。
圖6是表示內(nèi)置型終端電阻的第一變形例的具體構(gòu)成的電路圖。
圖7是表示內(nèi)置型終端電阻的第二變形例的具體構(gòu)成的電路圖。
圖中A-信號發(fā)送用半導體集成電路，a-驅(qū)動器，B-信號接收用半導體集成電路，b-接收機，C-傳送路，c1、c2-電纜，ZRt1、ZRt2、ZRr1、ZRr2-內(nèi)置型終端電阻，1、3 1-多晶硅終端電阻(第一電阻元件)，2、32、43-P型MOS晶體管(第二電阻元件)，3、33、44-柵極偏置電壓調(diào)整電路，10-半導體基板，20-復制電路，23-運算放大器，24-恒流源，41-第一多晶硅元件(第一部分電阻元件)，42-第二多晶硅元件(第二部分電阻元件)。
具體實施例方式
以下說明本發(fā)明的實施例。
圖1表示本發(fā)明的實施例的信號發(fā)送接收系統(tǒng)的全體概要構(gòu)成。在該圖中，A是信號發(fā)送用半導體集成電路，B是信號接收用半導體集成電路，C是所述信號發(fā)送用以及信號接收用的兩個半導體集成電路A、B的傳送路，由形成在差動電纜、印刷電路板上的布線等(以下由電纜代表)構(gòu)成。另外，從具備于信號發(fā)送用半導體集成電路A上的輸出驅(qū)動器a將信號發(fā)送到傳送路C，而由信號接收用半導體集成電路B的接收機b，接收那個信號。
在所述信號發(fā)送用半導體集成電路A上，在輸出驅(qū)動器a的后段，在構(gòu)成所述傳送路C的差動電纜的兩根電纜c1、c2上，配置內(nèi)置型終端電阻ZRt1、ZRt2。而且，在所述信號接收用半導體集成電路B上，在接收機b的前段，在構(gòu)成所述傳送路C的差動電纜的兩根電纜c1、c2上，配置內(nèi)置型終端電阻ZRr1、ZRr2。這些內(nèi)置型終端電阻ZRt1、ZRt2、ZRr1、ZRr2以構(gòu)成內(nèi)置的輸出驅(qū)動器a、接收機b等的內(nèi)置半導體元件一樣的制造工藝同時制造完成。
將所述內(nèi)置型終端電阻ZRt1、ZRt2、ZRr1、ZRr2的各電阻值(在本說明書中，使用電阻值這一術(shù)語，但在本說明書中，電阻值與阻抗值是同樣的意思，在本文中，可以用“阻抗值”來代替“電阻值”)作為ZR，而傳送路C的特性阻抗作為Z，當電阻值ZR不等于特性阻抗Z時(ZR≠Z)，在傳送路C上傳播的信號，在其接收端，以下式所示的反射系數(shù)T的比率進行反射。
Γ＝(ZR-Z)/(ZR+Z)由于所述四個內(nèi)置型終端電阻ZRt1、ZRt2、ZRr1、ZRr2具有相同的內(nèi)部結(jié)構(gòu)，因此，以下，以信號接收用半導體集成電路B內(nèi)的內(nèi)置型終端電阻ZRr1為代表，說明其內(nèi)部結(jié)構(gòu)。
圖2表示內(nèi)置型終端電阻ZRr1的內(nèi)部構(gòu)成。在該圖中，1是由多晶硅形成的多晶硅電阻元件(第一電阻元件)、2是P型MOS晶體管(第二電阻元件)。所述多晶硅電阻元件1，如圖3所示，比如由在n型半導體基板10的上方通過氧化膜11形成的多晶硅PS構(gòu)成，其電阻值Rps，設(shè)定為與所述傳送路C的特性阻抗Z基本相等的電阻值。在該多晶硅PS中，設(shè)置兩個連接節(jié)點1a、1b。而且，所述P型MOS晶體管2，如圖4所示，具備形成于n型半導體基板10的上部的源極S以及漏極D、在該源極S以及漏極D之間的溝道ch的上方通過柵極氧化膜12配置的柵極G(控制端子)，所述溝道ch作為電阻而使用。
在圖2中，多晶硅電阻元件其一端連接在電源Vtt上，另一端連接在節(jié)點n1上。而且，所述P型MOS晶體管2其源極節(jié)點連接電源Vtt，其漏極節(jié)點連接所述節(jié)點n1，并且與所述多晶硅電阻元件并聯(lián)連接。而且，所述P型MOS晶體管2的柵極節(jié)點連接柵極偏置電壓調(diào)整電路3的輸出節(jié)點。所述柵極偏置電壓調(diào)整電路3調(diào)整所述P型MOS晶體管2的柵極偏置電壓，調(diào)整該P型MOS晶體管2的電阻值。
所述多晶硅電阻元件1，由于半導體制造工藝的變動，其值會產(chǎn)生很大的參差不齊，要在其本身的制造中使其電阻值與傳送路C的特性阻抗Z高精度相等是困難的。因此，通過由調(diào)整電路3控制并聯(lián)連接在多晶硅電阻元件1上的P型MOS晶體管2的柵極偏置電壓，對多晶硅電阻元件1的電阻值進行微調(diào)，可以將電源Vtt與節(jié)點n1間的電阻值，即并聯(lián)連接的多晶硅電阻元件1與P型MOS晶體管2的合成電阻值，高精度地調(diào)整到所述傳送路C的特性阻抗Z(期望值)。
接著，將圖2所示的柵極偏置電壓調(diào)整電路3的內(nèi)部構(gòu)成表示在圖5中。在該圖中，20是具有與由所述圖2所示的多晶硅電阻元件1與P型MOS晶體管2的并聯(lián)電路構(gòu)成的內(nèi)置型終端電阻同樣構(gòu)成的復制電路。所以，在該復制電路20中，具有與多晶硅電阻元件2和P型MOS晶體管22并聯(lián)電路的同時，還具有所述終端電阻的圖2所示的節(jié)點n1同樣的節(jié)點D。這些多晶硅電阻元件21以及P型MOS晶體管22由與構(gòu)成所述終端電阻的多晶硅電阻元件1以及P型MOS晶體管2同樣的制造工藝同時制造，并且希望制作在這些元件1、2的附近。該多晶硅電阻元件21的電阻值Rps是與構(gòu)成所述終端電阻的一部分的多晶硅電阻元件1的電阻值Rps基本同一值，P型MOS晶體管22的電阻值Rtr是與構(gòu)成所述終端電阻的一部分的P型MOS晶體管2的電阻值基本同一值。
進而，在圖5的柵極偏置電壓調(diào)整電路3中，23是運算放大器，24是恒流源。恒流源24，從電源Vtt通過所述多晶硅電阻元件21以及P型MOS晶體管22的并聯(lián)電路以及節(jié)點D向地流入恒定電流Iref。所述運算放大器23向其—節(jié)點輸入?yún)⒄针娢籚ref，向其+節(jié)點輸入所述節(jié)點D的電位，其輸出節(jié)點連接復制電路20的P型MOS晶體管22的柵極節(jié)點，節(jié)點D的電位，即，為使在復制電路20上發(fā)生的電壓下降量與參照電位Vref不相等而對P型MOS晶體管22的柵極偏置電壓進行反饋控制。此時，電源Vtt與節(jié)點D之間的合成電阻值Rt，Rt＝(Vtt-Vref)/Iref，可以看出只要適當?shù)亟o出電源電壓Vtt、參照電位Vref、恒電流Iref的值就可以得到期望值Rto。而且，由于柵極偏置電壓調(diào)整電路3的輸出節(jié)點也連接到構(gòu)成所述圖2的終端電阻的一部分的P型MOS晶體管2的柵極節(jié)點，因此，在圖2所示的電源Vtt與節(jié)點n1之間的合成電阻值也成為期望值Rto。通過這樣的構(gòu)成，就可以將內(nèi)置型終端電阻的電阻值自動地調(diào)整到期望值Rto。
作為一個例子，將實際的電阻值適用到本實施例而進行說明。將內(nèi)置型終端電阻期望的電阻值Rto定為50Ω±10％，多晶硅電阻元件1的制造工藝變動定為±15％的情況下，多晶硅電阻元件1的電阻值為53Ω(參差范圍53Ω±15％)，為了使P型MOS晶體管2的電阻值可以在277Ω～∞的范圍內(nèi)調(diào)整，只要設(shè)定P型MOS晶體管2的尺寸和柵極偏置電壓調(diào)整電路3的動作范圍，就可以實現(xiàn)期望的電阻值Rto。另外，當期待的電阻值Rto為50Ω±5％時，多晶硅電阻元件1的電阻值為56Ω(參差范圍56Ω±15％)，為了使P型MOS晶體管2的電阻值可以設(shè)定在217Ω～∞的范圍內(nèi)。
在以上的列示的情況下，在多晶硅電阻元件1與P型MOS晶體管2中，對于期望的電阻值50Ω，由于多晶硅電阻元件1的電阻值是支配性的，因此，與以P型MOS晶體管2單體實現(xiàn)終端電阻的情況比較，由于抑制了P型MOS晶體管2的寄生成份的影響，因此，提高了內(nèi)置型終端電阻ZRr1的頻率特性。進而，通過調(diào)整P型MOS晶體管2的電阻值，還可以吸收由制造工藝的變動對設(shè)備電阻的影響。另外，由于設(shè)計多晶硅電阻元件1的電阻值，使多晶硅電阻元件1的參差不齊的下限值，在期望的電阻值Rto的參差不齊的下限值的附近以上，因此，P型MOS晶體管2的尺寸可以更小。于是，P型MOS晶體管2的影響變小，終端電阻的頻率特性進一步提高。
(內(nèi)置型終端電阻的變形列1)接著，采用附圖6對內(nèi)置型終端電阻的變形列1進行說明。
該圖，表示本變形例的內(nèi)置型終端電阻。在該圖中，31是多晶硅電阻元件，32是P型MOS晶體管，33是調(diào)整控制所述P型MOS晶體管32的柵極偏置電壓的柵極偏置電壓調(diào)整電路。
所述P型MOS晶體管32，其源極節(jié)點連接到電源Vtt，其漏極節(jié)點連接到多晶硅電阻元件31的一端，其柵極節(jié)點連接到柵極偏置電壓調(diào)整電路3的輸出節(jié)點。所述多晶硅元件31的另一端連接到節(jié)點n2。所述柵極偏置電壓調(diào)整電路33為了將電源Vtt與節(jié)點n2之間的電阻值定為期望的電阻值Rto，而對P型MOS晶體管32的柵極偏置電壓進行控制。與所述實施例相同，多晶硅電阻元件31的電阻值會由于制造工藝的變動而參差不齊，通過其調(diào)整電路33控制P型MOS晶體管32的柵極偏置電壓，從而調(diào)整P型MOS晶體管32的電阻值。這里，柵極偏置電壓調(diào)整電路33可以由與圖5所示的調(diào)整電路3同樣的構(gòu)成而實現(xiàn)。但是，復制電路20置換成構(gòu)成圖6所示的終端電阻的多晶硅電阻元件31和P型MOS晶體管32的串聯(lián)電路。
比如，作為終端電阻的期望的電阻值為50Ω±10％，多晶硅電阻元件31的制造工藝的2變動為15％，將多晶硅電阻元件31設(shè)定為40Ω(參差不齊范圍40Ω±15％)，為了控制P型MOS晶體管32的電阻值在最低9Ω～16Ω的范圍內(nèi)，只要設(shè)計P型MOS晶體管32的尺寸與柵極偏置電壓調(diào)整電路33的動作范圍就可以。而且，把柵極偏置電壓調(diào)整電路33的制造工藝的變動也考慮進去，當將終端電阻的期望電阻值定為50Ω±5％時，只要設(shè)定P型MOS晶體管32的電阻值的可控制范圍為6.5～16Ω就可以，是可以設(shè)計的范圍。
在本變形例中，對于期望的電阻值Rto，通過將多晶硅電阻元件31的電阻值設(shè)定得比P型MOS晶體管32的電阻值更大，由于多晶硅電阻元件31的電阻值對于終端電阻的電阻值的全體是支配性的，因此，與以P型MOS晶體管單體實現(xiàn)終端電阻的情況相比，可以抑制P型MOS晶體管32的寄生成份的影響。所以，在提高終端電阻的頻率特性的同時，通過調(diào)整P型MOS晶體管32的電阻值，可以吸收制造工藝的變動對設(shè)備電阻的影響。
而且，與所述實施例的內(nèi)置型終端電阻比較，由于在P型MOS晶體管32的源極·漏極之間施加的電壓變小，P型MOS晶體管32難以進入飽和區(qū)域，改善了DC的V-I特性(電阻值的線性特性)。但是，當期望的電阻值為數(shù)十Ω的情況下，必須使P型MOS晶體管32的電阻值低至數(shù)Ω左右，由于其晶體管的尺寸必須加大，產(chǎn)生面積的增加，也有可能使AC的特性變壞。
(內(nèi)置型終端電阻的變形例2)接著，采用附圖7對內(nèi)置型終端電阻的變形例2進行詳細說明。
該圖表示本變形例的內(nèi)置型終端電阻。在該圖中，41以及42是第一以及第二多晶硅電阻元件(構(gòu)成第一電阻元件的第一以及第二部分電阻元件)，43是P型MOS晶體管(第二電阻元件)，44是調(diào)整控制P型MOS晶體管43的柵極偏置電壓的柵極偏置電壓調(diào)整電路。所述P型MOS晶體管43，其源極節(jié)點連接電源Vtt，其漏極節(jié)點連接第一多晶硅電阻元件41的一端并與第一多晶硅電阻元件41串聯(lián)連接，其柵極節(jié)點連接到所述柵極偏置電壓調(diào)整電路44的輸出節(jié)點。所述第一多晶硅元件41的另一端連接到節(jié)點n3。而且，第二多晶硅電阻元件42，其一端連接電源Vtt，其另一端連接另一端連接節(jié)點n3，并對所述P型MOS晶體管43與所述第一多晶硅電阻元件41的串聯(lián)電路進行并聯(lián)連接。而且，所述柵極偏置電壓調(diào)整電路44，為了使電源Vtt與節(jié)點n3之間的電阻值成為期望的的電阻值Rto(即，特性阻抗Z)，控制調(diào)整P型MOS晶體管43的柵極偏置電壓。
與所述實施例相同，兩個多晶硅電阻元件41、42的電阻值會由于其制造工藝的變動而參差不齊，通過由調(diào)整控制電路44調(diào)整控制P型MOS晶體管43的柵極偏置電壓，調(diào)整P型MOS晶體管43的電阻值，從而將電源Vtt與節(jié)點n3之間的電阻值高精度地調(diào)整到期望值Rto。本變形例2的柵極偏置電壓調(diào)整電路44也可以與所述實施例的偏置電壓調(diào)整電路3(參照圖5)同樣的構(gòu)成來實現(xiàn)。但是，復制電路20，與圖7所示的內(nèi)置型終端電阻具有同一的構(gòu)成，即，置換成對于所述P型MOS晶體管43與所述第一多晶硅電阻元件41的串聯(lián)電路，并聯(lián)連接第二多晶硅電阻元件42的構(gòu)成。
在本變形例中，比如，考慮內(nèi)置終端電阻的期望的電阻值為50Ω±10％，多晶硅電阻元件41、42的制造工藝的變動為15％的情況，將第二多晶硅電阻元件42的電阻值設(shè)定為53Ω(參差不齊范圍53Ω±15％)，為了使P型MOS晶體管43與第一多晶硅電阻元件41的串聯(lián)電阻值可以在277Ω～∞范圍內(nèi)調(diào)整，只要通過與所述變形例1的同樣方法，適當?shù)卦O(shè)定第一多晶硅電阻元件41的電阻值、所述P型MOS晶體管43的尺寸與柵極偏置電壓調(diào)整電路44的動作范圍就可以實現(xiàn)期望的電阻值。
而且，當期望的電阻值為50Ω±5％的情況下，如果第二多晶硅電阻元件42的電阻值設(shè)定為56Ω(參差不齊范圍為56Ω±5％)，只要將P型MOS晶體管43與第一多晶硅電阻元件41的串聯(lián)電阻值設(shè)定為273Ω～∞就可以。
在所述的例中，對于期望的電阻值Rto，由于多晶硅電阻元件42的電阻值是支配性的，因此，與以P型MOS晶體管43單體實現(xiàn)終端電阻的情況相比，可以抑制P型MOS晶體管32的寄生成份的影響，提高終端電阻的頻率特性。而且，通過調(diào)整P型MOS晶體管43的電阻值，可以吸收制造工藝的變動對設(shè)備電阻的影響。進而，為了使第二多晶硅電阻元件42的參差不齊的下限值，在期望的電阻值Rto的參差不齊下限值的附近，通過設(shè)計第二多晶硅電阻元件42的電阻值，將P型MOS晶體管43的電阻值的可變范圍限制在小范圍，并可以將其晶體管的尺寸做得更小。所以，P型MOS晶體管43的影響變小，提高了終端電阻的頻率特性。
特別是，在本變形例2，與所述實施例比較，雖然P型MOS晶體管43的尺寸一定程度加大，但是如所述變形例1說明的哪樣，改善了DC的V-I特性(電阻值的線性特性)。
另外，在以上的說明中，作為可以微調(diào)電阻值的晶體管(第二電阻元件)，采用P型MOS晶體管，無容置疑也可以由N型MOS晶體管構(gòu)成，當然也可以不是MOS型。
而且，在以上的說明中，作為在半導體基板10上形成的第一電阻元件，雖然使用多晶硅電阻元件1、31、41、42，這些多晶硅電阻元件，為了降低其電阻值，也可以是在其材料的多晶硅PS蒸鍍金屬硅化物后的多晶硅硅化物電阻元件。進一步，多晶硅電阻元件1、31、41、42與晶體管相比，由于是頻率特性良好的電阻元件，與具有與該多晶硅電阻元件的良好的頻率特性同等的頻率特性的電阻元件，例如擴散電阻元件等在半導體基板10上形成的其它電阻元件等同，可以置換。
而且，在本實施例中，本發(fā)明適用對于信號發(fā)送用以及接收用的兩半導體集成電路A、B，但是當然也適用于其中任何單獨一方。
進而，在本實施例中，以將本發(fā)明適用于信號的發(fā)送用以及接收用的兩半導體集成電路A、B的情況為例進行的說明，但是，由于本發(fā)明可以將內(nèi)置型終端電阻的電阻值高精度地調(diào)整到期望值，因此，將其內(nèi)置型終端電阻作為LSI內(nèi)置型固定電阻而應(yīng)用，并且，也可以同樣適用于內(nèi)置這樣的固定電阻電路的半導體集成電路。
如以上的說明的那樣，本發(fā)明，由于將設(shè)定為基本期望的電阻值的多晶硅電阻元件或者擴散電阻元件等那樣的在半導體基板上形成的電阻元件與可以微調(diào)電阻值的MOS晶體管組合在一起而構(gòu)成內(nèi)置型終端電阻，因此，可以得到頻率特性以及DC特性良好的內(nèi)置終端電阻，如果適用于內(nèi)置這樣的終端電阻的信號發(fā)送用或信號接收用的半導體集成電路、如果也適用于將這樣構(gòu)成的終端電阻作為固定電阻而內(nèi)置的半導體集成電路，則是有用的。
權(quán)利要求
1.一種半導體集成電路，是通過傳送路發(fā)送信號或接收信號的半導體集成電路，其特征在于在內(nèi)部內(nèi)置所述傳送路的發(fā)送側(cè)或接收側(cè)的終端電阻，所述終端電阻具備第一電阻元件以及連接于該第一電阻元件的第二電阻元件，所述第一電阻元件由在半導體基板上形成的電阻元件構(gòu)成，所述在半導體基板上形成的電阻元件的電阻值設(shè)定為與所述傳送路的特性阻抗基本相等的電阻值，所述第二電阻元件由晶體管構(gòu)成，在所述晶體管的控制端子上，連接調(diào)整該控制端子的偏置電壓的偏置電壓調(diào)整電路，通過所述偏置電壓調(diào)整電路調(diào)整所述晶體管的電阻值，并將所述第一以及第二電阻元件的合成電阻值調(diào)整為所述特性阻抗。
2.如權(quán)利要求1所述的半導體集成電路，其特征在于所述在半導體基板上形成的電阻元件與所述晶體管并聯(lián)連接。
3.如權(quán)利要求2所述的半導體集成電路，其特征在于所述在半導體基板上形成的電阻元件的電阻值的參差不齊下限值設(shè)定為所述第一及第二電阻元件的合成電阻值的期望值的參差不齊下限值以上的電阻值。
4.如權(quán)利要求1所述的半導體集成電路，其特征在于所述在半導體基板上形成的電阻元件與所述晶體管串聯(lián)連接。
5.如權(quán)利要求4所述的半導體集成電路，其特征在于所述在半導體基板上形成的電阻元件的電阻值設(shè)定得比所述晶體管的電阻值更大。
6.如權(quán)利要求1所述的半導體集成電路，其特征在于所述在半導體基板上形成的電阻元件具有第一以及第二部分電阻元件，構(gòu)成所述第一部分電阻元件與所述晶體管串聯(lián)連接的串聯(lián)電路，所述第二部分電阻元件并聯(lián)連接到所述串聯(lián)電路上。
7.如權(quán)利要求6所述的半導體集成電路，其特征在于所述第二部分電阻元件的電阻值的參差不齊下限值，設(shè)定為所述第一以及第二電阻元件的合成電阻值期望值的參差不齊下限值以上的電阻值。
8.如權(quán)利要求1所述的半導體集成電路，其特征在于所述偏置電壓調(diào)整電路，具備與所述終端電阻的構(gòu)成同一構(gòu)成的復制電路；對所述復制電路給予規(guī)定的固定電流的恒流源；運算放大器，所述運算放大器，反饋控制所述晶體管的控制端子的偏置電壓，使得將在所述復制電路上發(fā)生的電壓下降量定為規(guī)定的參照電位。
9.一種信號發(fā)送接收系統(tǒng)，其特征在于使權(quán)利要求1所述的半導體集成電路具備信號發(fā)送用和信號接收用兩種，并且具備連接于所述信號發(fā)送用半導體集成電路與信號接收用半導體集成電路的傳送路。
10.一種半導體集成電路，是內(nèi)置由半導體元件生成的固定電阻元件的半導體集成電路，其特征在于所述固定電阻元件具備第一電阻元件以及連接于該第一電阻元件上的第二電阻元件，所述第一電阻元件由在半導體基板上形成的電阻元件構(gòu)成，所述在半導體基板上形成的電阻元件的電阻值設(shè)定為與期望值基本相等的電阻值，所述第二電阻元件由晶體管構(gòu)成，在所述晶體管的控制端子上，連接調(diào)整該控制端子的偏置電壓的偏置電壓調(diào)整電路，通過所述偏置電壓調(diào)整電路調(diào)整所述晶體管的電阻值，并將所述第一以及第二電阻元件的合成電阻值調(diào)整為所述期望值。
11.如權(quán)利要求1或者10所述的半導體集成電路，其特征在于所述在半導體基板上形成的電阻元件是多晶硅電阻元件。
12.如權(quán)利要求1或者10所述的半導體集成電路，其特征在于所述在半導體基板上形成的電阻元件是擴散電阻元件。
全文摘要
本發(fā)明涉及半導體集成電路以及信號發(fā)送接收系統(tǒng)。內(nèi)置在信號發(fā)送用或接收用的半導體集成電路中的終端電阻，由頻率特性良好的多晶硅電阻元件(1)與P型MOS晶體管(2)的并聯(lián)電路構(gòu)成。多晶硅電阻元件(1)的電阻值設(shè)定為與連接的傳送路的特性阻抗基本一致的電阻值。P型MOS晶體管(2)的柵極電壓由柵極偏置電壓調(diào)整電路(3)控制，可變地對P型MOS晶體管(2)的電阻值進行調(diào)整。多晶硅電阻元件(1)的電阻值的制造參差不齊的變動，被所述P型MOS晶體管(2)的電阻值的可變調(diào)整所吸收，將多晶硅電阻元件(1)與P型MOS晶體管(2)的合成電阻高精度地調(diào)整為所述傳送路的特性阻抗。
文檔編號G05F1/56GK1585126SQ20041005921
公開日2005年2月23日 申請日期2004年6月9日 優(yōu)先權(quán)日2003年7月30日
發(fā)明者平田貴士, 巖田徹 申請人:松下電器產(chǎn)業(yè)株式會社