專利名稱：多設備依序啟動的電路系統(tǒng)及方法
技術領域：
本發(fā)明是關于一種設備啟動的電路系統(tǒng)及方法，尤其關于一種依序啟動多設備的電路系統(tǒng)及方法。
背景技術：
通常情況下，用戶使用儲存設備以保存其有用的資料。當資料的數(shù)量大于儲存設備的容量時，可連接多個儲存設備以擴大容量，該儲存設備可以是硬盤或是其它儲存設備。
任何儲存設備均有其啟動電流，例如一個硬盤的啟動電流約為2A(安培)。在僅連接兩個硬盤的情況下，在計算機系統(tǒng)啟動過程中，電源打開的同時，硬盤在馬達的驅動下立即開始運轉，在當硬盤馬達運轉趨于穩(wěn)定后，硬盤所消耗的電流會降為啟動電流的一半。如果連接的硬盤數(shù)目較少，其啟動時消耗電源供應器尚能提供足夠的電流，但是在RAID(Redundant Array of Independent Disk)或JBOD(Just aBunch of Disk)等硬盤數(shù)目較多的儲存系統(tǒng)啟動時，瞬間啟動電流會達到相當大的一個值。例如，假設八個硬盤互相連接至同一個電源供應器，當這些八個硬盤同時啟動時，瞬間啟動電流將高達16A，普通電源供應器無法提供如此大的電流消耗，其結果是造成系統(tǒng)不穩(wěn)或是把電源供應器燒毀。故專門應用于儲存系統(tǒng)的硬盤裝置，如SCSI(Small computer systems interface)硬盤或是Fiber Channel硬盤都在其中集成一種依序啟動硬盤的電路，但是該類硬盤裝置較的一般IDE(Intelligent Drive Electronics)硬盤或是SATA(Serial AT Attachment)硬盤昂貴許多。
因此，如果要將普通IDE硬盤或SATA硬盤應用于RAID(Redundant Array of Independent Disk)或JBOD(Just a Bunch ofDisk)等儲存系統(tǒng)結構時，就需要一種能依序啟動這些硬盤的電路系統(tǒng)及方法，以降低多個硬盤在啟動時所需的瞬間電流，以確保整個儲存系統(tǒng)的正常運作。

發(fā)明內容本發(fā)明所要解決的技術問題在于提供一種多設備依序啟動的電路系統(tǒng)，其可逐個啟動儲存系統(tǒng)中的儲存設備以避免多個儲存設備同時啟動時所需要的瞬間高電流。
本發(fā)明所要解決的另一技術問題在于提供一種多設備依序啟動的方法，其可逐個啟動儲存系統(tǒng)中的儲存設備以避免多個儲存設備同時啟動時所需要的瞬間高電流。
為解決上述技術問題，本發(fā)明提供的多設備依序啟動的電路包括多個啟動電路以及與各個啟動電路相連的電源供應器，其中各啟動電路分別包括一電源開關，其與電源供應器相連；一微處理器，其包括有一輸入端以及一輸出端，其輸入端用于接收一第一電壓信號，并于上述電源開關電連接，用于輸出第二電壓信號至電源開關以控制其導通；一延遲設定裝置，其與微處理器相連接，用于設定微處理器在接收到第一電壓信號后輸出電壓信號的延遲時間。其中，各啟動電路是將其微處理器的輸出端與其它啟動電路微處理器的輸入端兩兩串聯(lián)而形成依序啟動的電路系統(tǒng)。
本發(fā)明進一步提供一種多設備依序啟動的方法，用于依序啟動多設備，該方法包括如下步驟(i)在電源導通之前預設延遲時間，電源導通后，各微處理器輸出第一電壓信號控制各電源開關斷開，且輸出第二電壓信號至相應的第二連接器；(ii)一微處理器的輸入端接收到第一電壓信號，一微處理器在預定的延遲時間過后，輸出第二電壓信號至電源開關，使其導通以啟動其相應的設備；(iii)一微處理器預定的延遲時間過后，輸出第一電壓信號至另一啟動電路的微處理器，重復步驟(ii)-(iii)，從而依序啟動多個設備。
由于本發(fā)明中各微處理器是在不同時間導通與其相連的電源開關，從而啟動相應的儲存設備，因此可以有效的避免多個儲存設備同時啟動時對電源供應器的損害，確保整體系統(tǒng)的正常工作。

圖1是本發(fā)明多設備依序啟動的電路系統(tǒng)結構示意圖。
圖2是本發(fā)明的實施方式中多設備依序啟動的電路系統(tǒng)中四個微處理器接收及輸出邏輯電壓信號的時間延遲關系圖。
圖3是本發(fā)明多設備依序啟動的電路系統(tǒng)的系統(tǒng)運行流程圖。
具體實施方式請參閱圖1，是本發(fā)明多設備依序啟動的電路系統(tǒng)結構示意圖。在本發(fā)明的本實施方式中，依序啟動的設備是多個硬盤(19、29、39、49)，這些硬盤(19、29、39、49)分別置于四片背板(100、200、300、400)的上，各背板(100、200、300、400)通過排線(501、502、503)相連接。
第一背板100上的電路包括一第一連接器11、一第二連接器12、一微處理器16以及一電源開關18。其中，微處理器16與第一連接器11相連，用于接收從第一連接器11傳送的邏輯電壓信號，微處理器16與上述電源開關18相連，用于根據(jù)接收的邏輯電壓信號來輸出相應的邏輯電壓信號以控制電源開關18導通或斷開。上述微處理器16還與第二連接器12相連，當電源開關18導通后輸出邏輯電壓信號至第二連接器12。該電路還包括有一上拉電阻14以及一延遲設定裝置15。其中，上拉電阻14一端與第一連接器11共同連接至微處理器16，另一端連接至邏輯高電壓信號節(jié)點，延遲設定裝置15與微處理器16相連，其可供用戶預先設定延遲時間來控制微處理器16輸出不同的邏輯電壓信號。上述硬盤19與電源開關18相連，并于上述電源開關18處于導通時啟動。微處理器16則根據(jù)這些預設的延遲時間來輸出邏輯電壓至電源開關18，電源開關18在接收邏輯電壓信號之后導通，以啟動硬盤19。在本實施方式中，微處理器16是在接收到邏輯高電壓與設定延遲時間后輸出邏輯低電壓至電源開關18以使其導通。在本發(fā)明的其它實施方式中，微處理器16亦可在接收到邏輯低電壓與設定延遲時間后輸出邏輯高電壓至電源開關18以使其導通。
前述第二背板200、第三背板300及第四背板400內的電路與第一背板100完全相同，為簡潔起見，此處不再重復說明。而第一背板100的第二連接器12通過第一排線501連接至第二背板200的第一連接器21，第二背板200的第二連接器22通過第二排線502連接至第三背板300的第一連接器31，第三背板300的第二連接器32通過第三排線503連接至第四背板400的第一連接器41。各背板(100、200、300、400)上的電源開關(18、28、38、48)共同連接至一電源供應器17。
請參閱圖2，是本發(fā)明的實施方式中多硬盤(19、29、39、49)依序啟動的電路系統(tǒng)中四個微處理器(16、26、36、46)接收及輸出邏輯電壓信號的時間延遲關系圖。這些微處理器(16、26、36、46)可以根據(jù)從第一連接器(11、21、31、41)輸出的邏輯電壓信號以及延遲設定裝置(15、25、35、45)所設定的延遲時間來控制電源開關(18、28、38、48)的導通順序，進而達到控制多硬盤(19、29、39、49)依序啟動的功能。在本實施方式中，當電源供應器17開始給各背板(100、200、300、400)供電時，置于各背板(100、200、300、400)的上的微處理器(16、26、36、46)輸出邏輯高電壓信號至電源開關(18、28、38、48)，而輸出邏輯低電壓信號至第二連接器(12、22、32、42)。由于排線(501、502、503)將第二連接器(12、22、32)輸出的邏輯低電壓信號傳送至下一背板(200、300、400)的第一連接器(21、31、41)，所以微處理器16輸出邏輯低電壓信號至第二連接器12，并通過排線501傳遞至第二背板200的第一連接器21，使微處理器26接收到邏輯低電壓信號，而第二背板200的微處理器26輸出邏輯低電壓信號，并通過排線502傳遞至第三背板300的第一連接器31，使微處理器36接收到邏輯低電壓信號，而微處理器36輸出邏輯低電壓信號傳送至第二連接器32，并通過第三排線503傳遞至第四背板400的第一連接器41，使微處理器46接收到邏輯低電壓信號。這樣，在電源供應器供電的第一時間，相應的背板(200、300、400)上連接的微處理器(26、36、46)均從相應的第一連接器(21、31、41)接收到邏輯低電壓信號，從而不會輸出邏輯低電壓信號至相應的電源開關(28、38、48)以開啟的。
而由于第一連接器11懸空，因而沒有邏輯低電壓輸入至微處理器16，另外由于上拉電阻14于邏輯高電壓信號節(jié)點相連，因而輸入至微處理器16的為邏輯高電壓信號。
當?shù)谝槐嘲?00微處理器16接收到邏輯高電壓信號后，則在延遲設定裝置15所設定的延遲時間過后，輸出邏輯低電壓信號至電源開關18，使其導通以啟動硬盤19。
當?shù)谝槐嘲?00的硬盤19啟動后，微處理器16在延遲設定裝置15所設定的延遲時間過后，輸出邏輯高電壓信號至第二連接器12，并經(jīng)由排線501，使得第二背板200的微處理器26接收到邏輯高電壓信號，此時第二背板200的微處理器26在延遲設定裝置25所設定的延遲時間過后，微處理器26輸出邏輯低電壓信號至電源開關28，使電源開關28導通以啟動硬盤29。
當?shù)诙嘲?00的硬盤29啟動后，微處理器26在延遲設定裝置25所設定的延遲時間過后，輸出邏輯高電壓信號至第二連接器22，并且經(jīng)由排線502傳送至第二背板300的第一連接器31，使得微處理器36接收到邏輯高電壓信號，此時第二背板300的微處理器36在延遲設定裝置35所設定的延遲時間過后，輸出邏輯低電壓信號至控制電源開關38，使其導通以啟動硬盤39。
當?shù)谌嘲?00的硬盤39啟動后，微處理器36在延遲設定裝置所設定的延遲時間過后，輸出邏輯高電壓信號至第二連接器32，通過排線503傳送至第四背板400的第一連接器41，使微處理器46接收到邏輯高電壓信號，微處理器46在延遲設定裝置45所設定的延遲時間過后，微處理器46輸出邏輯低電壓信號至電源開關48，使其導通以啟動硬盤49。
當?shù)谒谋嘲?00的硬盤49啟動后，微處理器46在延遲設定裝置45所設定的延遲時間過后，輸出邏輯高電壓信號。此時所有硬盤(19、29、39、49)依序啟動完成。
請參閱圖3，是本發(fā)明實施方式中多硬盤(19、29、39、49)依序啟動的方法運行流程圖。在步驟S601，在電源供應器17供電之前，用戶利用延遲設定裝置(15、25、35、45)設定各微處理器(16、26、36、46)在收到電壓信號至發(fā)出電壓信號之前中間的延遲時間。當電源供應器17開始供電的第一個時間內，各微處理器(16、26、36、46)分別輸出邏輯高電壓信號以使電源開關(18、28、38、48)斷開，而分別輸出邏輯低電壓信號至第二連接器(12、22、32、42)，此時各硬盤(19、29、39、49)均未導通。
在步驟S602，微處理器(16、26、36、46)確認是否從第一連接器(11、21、31、41)接收到邏輯高電壓信號，當微處理器16接收到從第一連接器11傳送的邏輯高電壓信號，在延遲設定裝置15所設定的延遲時間過后，輸出邏輯低電壓信號至電源開關18，使其導通以啟動硬盤19，之后在延遲設定裝置15所設定的延遲時間過后，輸出邏輯高電壓信號至其第二連接器12。
在步驟S603，微處理器26接收到從第一連接器21傳送的邏輯高電壓信號，在延遲設定裝置25所設定的延遲時間過后，輸出邏輯低電壓信號至電源開關28，使其導通以啟動硬盤29，之后在延遲設定裝置25所設定的延遲時間過后，輸出邏輯高電壓信號至第二連接器22。
在步驟S604，微處理器36接收到從第一連接器31傳送的邏輯高電壓信號，在延遲設定裝置35所設定的延遲時間過后，輸出邏輯低電壓信號，使電源開關38導通以啟動硬盤39，在延遲設定裝置35所設定的延遲時間過后，輸出邏輯高電壓信號。
在步驟S605，微處理器46接收到從第一連接器41傳送的邏輯高電壓信號，在延遲設定裝置45所設定的延遲時間過后，輸出邏輯低電壓信號至電源開關48，使其導通以啟動硬盤49。
權利要求
1.一種多設備依序啟動的電路系統(tǒng)，包括多個啟動電路以及與各個啟動電路相連的電源供應器，其特征在于各啟動電路分別包括有一電源開關，其與電源供應器相連；一微處理器，其與上述電源開關連接，用于輸出第二電壓信號至電源開關以使其導通，該微處理器包括有一輸入端以及一輸出端，其輸入端用于接收一第一電壓信號；一延遲設定裝置，其與微處理器相連接，用于設定微處理器在接收到第一電壓信號后輸出相應電壓信號的延遲時間；其中，各啟動電路是將其微處理器的輸出端與其它啟動電路微處理器的輸入端兩兩串聯(lián)而形成依序啟動的電路系統(tǒng)。
2.如權利要求1所述的多設備依序啟動的電路系統(tǒng)，其特征在于，各啟動電路分別包括一上拉電阻，其一端與微處理器的輸入端相連，另一端為邏輯電壓信號節(jié)點。
3.如權利要求1所述的多設備依序啟動的電路系統(tǒng)，其特征在于，微處理器的輸入端接收到第一電壓信號后，是經(jīng)過一預定的延遲時間，向相應的電源開關輸出第二電壓信號以使其導通。
4.如權利要求1所述的多設備依序啟動的電路系統(tǒng)，其特征在于，各啟動電路在其相應的電源開關導通后，經(jīng)過一預定的延遲時間，其微處理器向與其相接的下一啟動電路的微處理器輸出第一電壓信號。
5.一種多設備依序啟動的方法，其特征在于包括有以下步驟(a)各微處理器輸出第一電壓信號控制各電源開關斷開；(b)各微處理器輸出第二電壓信號至相應的第二連接器；(c)一微處理器的輸入端接收到第一電壓信號；(d)一微處理器在預定的延遲時間過后，輸出第二電壓信號至電源開關，使其導通以啟動相應的設備；(e)一微處理器預定的延遲時間過后，輸出第一電壓信號至另一啟動電路的微處理器，重復步驟(c)-(e)。
6.一種多設備依序啟動的方法，其特征在于步驟(a)之前更包括有預設延遲時間的步驟。
全文摘要
一種多設備依序啟動的電路系統(tǒng)，該電路系統(tǒng)包括一第一連接器、一第二連接器、一微處理器以及一電源開關。其中，微處理器與第一連接器相連，用于接收從第一連接器輸出的邏輯電壓信號，微處理器與上述電源開關相連，通過輸出邏輯電壓信號至電源開關控制其導通或斷開，上述微處理器還與第二連接器相連，當電源開關導通后輸出邏輯電壓信號至第二連接器。該電路還包括有一上拉電阻、一個延遲設定裝置，其中，上拉電阻一端與第一連接器共同連接至微處理器，另一端連接至邏輯高電壓節(jié)點，延遲設定裝置與微處理器相連，用于控制微處理器的延遲。本發(fā)明同時提供相應的多設備依序啟動的方法。
文檔編號G05B19/18GK1731336SQ20041005104
公開日2006年2月8日 申請日期2004年8月6日 優(yōu)先權日2004年8月6日
發(fā)明者董順福, 楊勝宏 申請人:鴻富錦精密工業(yè)(深圳)有限公司, 鴻海精密工業(yè)股份有限公司