專利名稱：電子時(shí)計(jì)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及采用微處理器的電子時(shí)計(jì)。更具體地，本發(fā)明涉及其中由微處理器控制的用于調(diào)整精度的邏輯減速/加速電路操作的高精度電子時(shí)計(jì)。
通常的電子時(shí)計(jì)使用32kHz的石英振蕩電路來以10秒為周期執(zhí)行邏輯減速/加速。在這種情況中，以1/32768*86400/10＝264毫秒/天的調(diào)整分辨率執(zhí)行調(diào)整，此分辨率的值對于幾十秒的月偏差的精度基本上不產(chǎn)生問題的。然而，最近幾年具有更高精度時(shí)鐘的趨勢，并且已研制具有幾十秒的年偏差的高精度的電子時(shí)計(jì)。為了保持幾十秒的年偏差的精度，精度的精細(xì)工廠調(diào)整是重要的，并且264毫秒/天的調(diào)整分辨率已變得無效了。
在這種情形下，已采用各種方法來使高精度電子時(shí)計(jì)獲得更精細(xì)的調(diào)整分辨率。一種方法是周期的擴(kuò)展，在其上執(zhí)行邏輯減速/加速，以便獲得更精細(xì)的調(diào)整分辨率。來自振蕩電路201的信號在分頻電路202上進(jìn)行分頻，而且以第一減速/加速循環(huán)計(jì)數(shù)器203所計(jì)數(shù)的周期操作邏輯減速/加速電路205，以便根據(jù)通過減速/加速數(shù)據(jù)輸入端口207提取的并存儲在減速加速數(shù)據(jù)存儲電路206中的數(shù)據(jù)，來執(zhí)行減速/加速操作。例如，在以320秒為周期執(zhí)行邏輯減速/加速操作時(shí)，有可能以1/32768*86400/320＝8毫秒/天的調(diào)整分辨率進(jìn)行調(diào)整，因此獲得足夠的分辨率以提供高精度電子時(shí)計(jì)。
然而，邏輯減速/加速周期的擴(kuò)展導(dǎo)致可調(diào)整范圍變窄的缺點(diǎn)，盡管獲得更精細(xì)的調(diào)整分辨率。因此，也以第二減速/加速循環(huán)計(jì)數(shù)器204所提供的較短的周期執(zhí)行邏輯減速/加速操作，以便通過組合較短和較長周期的邏輯減速/加速操作來獲得更精細(xì)的調(diào)整分辨率和更寬的可調(diào)整范圍。
然而，對于通常的高精度電子時(shí)計(jì)，在事先確定邏輯減速/加速電路的操作周期和減速/加速數(shù)據(jù)輸入端口的比特?cái)?shù)之后，已研制出用于高精度電子時(shí)計(jì)的定制的IC。結(jié)果，邏輯減速/加速電路的最小分辨率和可調(diào)整范圍已固定，并且精度的實(shí)際廠家調(diào)整面臨由于調(diào)整精度隨工廠不同并根據(jù)溫度、環(huán)境等變化而不能獲得目標(biāo)精度，從而明顯影響大量產(chǎn)品的生產(chǎn)。還有，在振蕩電路中使用的石英頻率超越ICs所固定的調(diào)整范圍變化時(shí)，可能由于石英的篩選等而導(dǎo)致費(fèi)用的增加。還有，雖然用于高精度電子時(shí)計(jì)的一些ICs包括校正裝置，用于在由于石英的老化特性等而使精度隨時(shí)間惡化時(shí)提供的業(yè)務(wù)，但仍出現(xiàn)由于在IC研制時(shí)分配給IC的調(diào)整量，使對于零售商店等的再調(diào)整來說是太粗或太細(xì)的減速/加速量從而不能執(zhí)行再調(diào)整的問題。這些問題僅在研制IC并且產(chǎn)品已發(fā)行到工廠與市場之后才發(fā)現(xiàn)，而且導(dǎo)致各種問題，包括產(chǎn)品的減少、費(fèi)用增加和與IC硬件修改有關(guān)的以后的傳遞。
本發(fā)明首先提供一種電子時(shí)計(jì)，包括振蕩電路；系統(tǒng)時(shí)鐘生成電路，用于從振蕩電路的輸出中生成系統(tǒng)時(shí)鐘；分頻電路，用于對振蕩電路的輸出進(jìn)行分頻；ROM，其中編程諸如時(shí)鐘的時(shí)間測量操作的處理程序；CPU，用于解釋在ROM中編程的數(shù)據(jù)，以便執(zhí)行各種運(yùn)算處理；RAM，用于存儲各種數(shù)據(jù)；中斷信號生成電路，用于生成中斷信號給CPU；減速/加速數(shù)據(jù)輸入端口，用于從外部提取減速/加速數(shù)據(jù)；邏輯減速/加速電路，用于改變分頻電路的分頻比來調(diào)整精度；和減速/加速數(shù)據(jù)存儲電路，用于存儲確定邏輯減速/加速電路上的減速/加速量的減速/加速數(shù)據(jù)。
第二，提供第一結(jié)構(gòu)加上減速/加速校正數(shù)據(jù)輸入端口的一種結(jié)構(gòu)，此輸入端口用于從外部提取數(shù)據(jù)來校正通過減速/加速數(shù)據(jù)輸入端口輸入的減速/加速數(shù)據(jù)。


圖1是表示根據(jù)本發(fā)明的電子時(shí)計(jì)示例的功能方框圖。
圖2是表示常規(guī)電子時(shí)計(jì)的結(jié)構(gòu)的功能方框圖。
圖3是表示根據(jù)本發(fā)明的電子時(shí)計(jì)的邏輯減速/加速電路的減速/加速量的表。
圖4是表示用于實(shí)現(xiàn)根據(jù)本發(fā)明的電子時(shí)計(jì)的第一模式的操作流程圖。
圖5是表示實(shí)現(xiàn)根據(jù)本發(fā)明的電子時(shí)計(jì)的第二模式的操作流程圖。
圖6是表示實(shí)現(xiàn)根據(jù)本發(fā)明的電子時(shí)計(jì)的第三模式的操作流程圖。
圖1是表示根據(jù)本發(fā)明的典型結(jié)構(gòu)示例的功能方框圖。在圖1中，振蕩電路101的輸出輸入到系統(tǒng)時(shí)鐘生成電路102，并且用于執(zhí)行各種算術(shù)處理的CPU105利用此系統(tǒng)時(shí)鐘進(jìn)行操作。振蕩電路101的輸出也輸入到分頻電路103，并且中斷信號生成電路107對已在分頻電路103上進(jìn)行分頻的信號操作，以便生成中斷信號給CPU105。
為了操作邏輯減速/加速電路109改變分頻電路103的分頻比來調(diào)整精度，CPU105開始中斷操作以響應(yīng)來自中斷信號生成電路107的中斷信號，并且首先確定ROM104中的地址以便通過數(shù)據(jù)總線112發(fā)送編程數(shù)據(jù)給CPU105。CPU105解釋編程數(shù)據(jù)以便執(zhí)行各種算術(shù)處理。每當(dāng)CPU105中斷時(shí)，遞增在RAM106中分配的邏輯減速/加速循環(huán)計(jì)數(shù)器；在計(jì)數(shù)預(yù)定值時(shí)，地址總線113根據(jù)ROM104中的數(shù)據(jù)選擇邏輯減速/加速電路109的操作控制地址；并且利用數(shù)據(jù)總線112操作邏輯減速/加速電路。
地址總線113根據(jù)ROM104中的數(shù)據(jù)從指定為減速/加速數(shù)據(jù)輸入端口108與減速/加速校正數(shù)據(jù)輸入端口111的輸入端口的數(shù)據(jù)中選擇輸入端口地址，以便利用來自CPU105的讀信號將邏輯減速/加速電路109中的減速/加速數(shù)據(jù)提取到數(shù)據(jù)總線112中并存儲在CPU105的累加器中。根據(jù)ROM104和地址總線113中的數(shù)據(jù)選擇減速/加速數(shù)據(jù)存儲電路110中的地址，并且累加器中的數(shù)據(jù)存儲在減速/加速數(shù)據(jù)存儲電路110中。指定為減速/加速數(shù)據(jù)輸入端口108與減速/加速校正數(shù)據(jù)輸入端口111的輸入端口可以是通用輸入端口或輸入/輸出端口，只要它們能提取外部數(shù)據(jù)就行。
圖3是利用取決于本發(fā)明的邏輯減速/加速電路中的減速/加速周期與減速/加速數(shù)據(jù)組合的每天的差異表示減速/加速量的表。在圖3中，當(dāng)振蕩電路101的輸出是32kHz時(shí)，形成減速/加速數(shù)據(jù)存儲電路110的比特B0-B5對應(yīng)每個(gè)32kHz、16kHz、8kHz、4kHz、2kHz與1kHz時(shí)鐘的減速/加速量，并且能從下面等式中得到每天的減速/加速量。
(1/減速/加速頻率)*86400秒/減速/加速周期(秒/天)(1)利用等式(1)，以(1/16384)*86400/32＝16.5(毫秒/天)得到在B1上執(zhí)行的以320秒為周期的邏輯減速/加速操作的減速/加速量。
圖4是表示在邏輯減速/加速電路109以10秒與320秒的時(shí)鐘操作并且減速/加速數(shù)據(jù)具有10比特時(shí)根據(jù)本發(fā)明的電子時(shí)計(jì)的操作流程圖。在圖4中，CPU105開始中斷操作以響應(yīng)來自中斷信號生成電路107的中斷信號，以便遞增在CPU105中指定的10秒循環(huán)計(jì)數(shù)器和320秒循環(huán)計(jì)數(shù)器(S401)。確定10秒循環(huán)計(jì)數(shù)器是否已達(dá)到10。如果已達(dá)到10，進(jìn)入分支S403，而如果還未達(dá)到10，進(jìn)入分支S406(S402)。當(dāng)10秒循環(huán)計(jì)數(shù)器已達(dá)到10時(shí)，提取減速/加速數(shù)據(jù)輸入端口108的10比特之中以10秒為周期指定給減速/加速數(shù)據(jù)的5比特(S403)。所提取的5比特中的數(shù)據(jù)設(shè)置在減速/加速數(shù)據(jù)存儲電路110的B0-B4中(S404)。邏輯減速/加速電路109根據(jù)所設(shè)置的減速/加速數(shù)據(jù)操作(S405)。當(dāng)10秒循環(huán)計(jì)數(shù)器未達(dá)到10時(shí)，確定320秒計(jì)數(shù)器是否已達(dá)到320。如果已達(dá)到320，進(jìn)入分支S407，而如果未達(dá)到320，CPU105暫停以便開始HALT操作(S406)。當(dāng)320秒循環(huán)計(jì)數(shù)器已達(dá)到320，提取減速/加速數(shù)據(jù)輸入端口108的10比特之中以320秒為周期指定給減速/加速數(shù)據(jù)的5比特(S407)。所提取的5比特中的數(shù)據(jù)設(shè)置在減速/加速數(shù)據(jù)存儲電路110的B0-B4中(S408)。邏輯減速/加速電路109根據(jù)所設(shè)置的減速/加速數(shù)據(jù)操作(S409)。通過上述操作，邏輯減速/加速電路109能利用8毫秒/天的最小分辨率和8.44秒/天的最大分辨率執(zhí)行邏輯減速/加速。
圖5是表示在邏輯減速/加速電路109以10秒和640秒的時(shí)鐘操作并且減速/加速數(shù)據(jù)具有11比特時(shí)根據(jù)本發(fā)明的電子時(shí)計(jì)的操作流程圖。在圖5中，CPU105開始中斷操作以響應(yīng)來自中斷信號生成電路107的中斷信號，以便遞增在CPU105中指定的10秒循環(huán)計(jì)數(shù)器和640秒循環(huán)計(jì)數(shù)器(S501)。確定10秒循環(huán)計(jì)數(shù)器是否已達(dá)到10。如果已達(dá)到10，進(jìn)入分支S503，而如果還未達(dá)到10，進(jìn)入分支S506(S502)。當(dāng)10秒循環(huán)計(jì)數(shù)器已達(dá)到10時(shí)，提取減速/加速數(shù)據(jù)輸入端口108的10比特之中以10秒為周期指定給減速/加速數(shù)據(jù)的5比特(S503)。所提取的5比特中的數(shù)據(jù)設(shè)置在減速/加速數(shù)據(jù)存儲電路110的B0-B4中(S504)。邏輯減速/加速電路109根據(jù)所設(shè)置的減速/加速數(shù)據(jù)操作(S505)。當(dāng)10秒循環(huán)計(jì)數(shù)器未達(dá)到10時(shí)，確定640秒計(jì)數(shù)器是否已達(dá)到640。如果已達(dá)到640，進(jìn)入分支S507，而如果未達(dá)到640，CPU105暫停以便開始HALT操作(S506)。當(dāng)640秒循環(huán)計(jì)數(shù)器已達(dá)到640，提取減速/加速數(shù)據(jù)輸入端口108的10比特之中以640秒為周期指定給減速/加速數(shù)據(jù)的5比特(S507)。所提取的5比特中的數(shù)據(jù)設(shè)置在減速/加速數(shù)據(jù)存儲電路110的B0-B4中(S508)。邏輯減速/加速電路109根據(jù)所設(shè)置的減速/加速數(shù)據(jù)操作(S509)。通過上述操作，邏輯減速/加速電路109能利用4毫秒/天的最小分辨率和8.44秒/天的最大分辨率執(zhí)行邏輯減速/加速。
圖6是表示根據(jù)本發(fā)明的電子時(shí)計(jì)中校正減速/加速數(shù)據(jù)處理的流程圖。在圖6中，通過減速/加速數(shù)據(jù)輸入端口108讀出的減速/加速數(shù)據(jù)寫入在RAM106中指定的第一算術(shù)區(qū)域(S601)。通過減速/加速校正數(shù)據(jù)輸入端口111讀出的減速/加速數(shù)據(jù)寫入在RAM106中指定的第二算術(shù)區(qū)域(S602)。寫入第二算術(shù)區(qū)域中的數(shù)據(jù)根據(jù)ROM104中的編程數(shù)據(jù)指定給各個(gè)比特B0-B5，并加到或從對應(yīng)所指定比特的第一算術(shù)區(qū)域中的比特中減去(S603)。已計(jì)算的第一算術(shù)區(qū)域中的數(shù)據(jù)設(shè)置在減速/加速數(shù)據(jù)存儲電路110中(S604)。隨后，圖4或圖6中所示操作繼續(xù)。
根據(jù)本發(fā)明，如上所述，由于能根據(jù)ROM中編程的數(shù)據(jù)隨意設(shè)置減速/加速周期和減速/加速數(shù)據(jù)的比特?cái)?shù)，所以有可能根據(jù)工廠的制造系統(tǒng)容易地改變精度調(diào)整的分辨率和可調(diào)范圍。還有，也能根據(jù)零售商店等的信息通過改變ROM中編程的數(shù)據(jù)容易地復(fù)位市場中精度重新調(diào)整所要求的調(diào)整量。
權(quán)利要求
1.一種電子時(shí)計(jì)，其特征在于，它包括振蕩電路；系統(tǒng)時(shí)鐘生成電路，用于從所述振蕩電路的輸出中生成系統(tǒng)時(shí)鐘；分頻電路，用于對振蕩電路的輸出進(jìn)行分頻；ROM，其中編程諸如時(shí)鐘的時(shí)間測量操作的處理程序；CPU，用于解釋在所述ROM中編程的數(shù)據(jù)，以便執(zhí)行各種算術(shù)處理；RAM，用于存儲各種數(shù)據(jù)；中斷信號生成電路，用于生成中斷信號給所述CPU；減速/加速數(shù)據(jù)輸入端口，用于從外部提取減速/加速數(shù)據(jù)；邏輯減速/加速電路，用于改變所述分頻電路的分頻比來調(diào)整精度；和減速/加速數(shù)據(jù)存儲電路，用于存儲確定所述邏輯減速/加速電路上的減速/加速量的減速/加速數(shù)據(jù)，其特征還在于，所述邏輯減速/加速電路根據(jù)所述ROM中的數(shù)據(jù)從所述中斷信號生成電路中接收信號、以所述CPU在所述RAM中計(jì)數(shù)的至少兩個(gè)周期操作和根據(jù)所述ROM中編程的數(shù)據(jù)使通過所述減速/加速數(shù)據(jù)輸入端口提取的并存儲在所述減速/加速數(shù)據(jù)存儲電路中的減速/加速數(shù)據(jù)與兩個(gè)減速/加速周期進(jìn)行隨意組合。
2.根據(jù)權(quán)利要求1的電子時(shí)計(jì)，其特征在于，它包括減速/加速校正數(shù)據(jù)輸入端口，此輸入端口用于從外部提取數(shù)據(jù)來校正通過所述減速/加速數(shù)據(jù)輸入端口輸入的減速/加速數(shù)據(jù)，并且其特征在于，所述邏輯減速/加速電路通過使所述減速/加速數(shù)據(jù)存儲電路存儲通過所述減速/加速數(shù)據(jù)輸入端口和所述減速/加速校正數(shù)據(jù)輸入端口提取的已由所述CPU根據(jù)在所述RAM中編程的數(shù)據(jù)在所述RAM上計(jì)算的數(shù)據(jù)來操作。
全文摘要
一種高精度電子時(shí)鐘,其中由微處理器控制用于調(diào)整電子時(shí)鐘精度的緩沖存儲電路的操作。振蕩電路(101)的輸出輸入到系統(tǒng)時(shí)鐘生成電路(102),并且用于執(zhí)行各種算術(shù)處理的CPU(105)利用此系統(tǒng)時(shí)鐘開始操作。振蕩電路(101)的輸出也輸入到分頻電路(103)。中斷信號生成電路(107)利用具有利用分頻電路(103)劃分的頻率的信號開始操作,并生成中斷信號給CPU(105)。緩沖存儲電路(109)每個(gè)中斷動作遞增分配給RAM(106)的緩沖循環(huán)計(jì)數(shù)器。在進(jìn)行預(yù)定計(jì)數(shù)時(shí),緩沖存儲電路(109)利用ROM(104)的數(shù)據(jù)開始操作。至于緩沖存儲電路(109)的緩沖數(shù)據(jù),緩沖數(shù)據(jù)輸入端口(108)的數(shù)據(jù)根據(jù)ROM(104)中的數(shù)據(jù)存儲在緩沖數(shù)據(jù)存儲裝置(110)中。
文檔編號G04G3/00GK1251665SQ98803727
公開日2000年4月26日 申請日期1998年3月25日 優(yōu)先權(quán)日1997年3月27日
發(fā)明者小笠原健治 申請人:精工電子有限公司