本發(fā)明涉及時間數(shù)字轉(zhuǎn)換電路領(lǐng)域，特別是涉及一種游標(biāo)環(huán)形時間數(shù)字轉(zhuǎn)換器。

背景技術(shù)：

時間數(shù)字轉(zhuǎn)換器(Time to Digital Converter,TDC)是將一段連續(xù)的時間間隔通過一定的技術(shù)手段量化成數(shù)字信號。TDC廣泛應(yīng)用于全數(shù)字鎖相環(huán)(ADPLL)、高能物理實(shí)驗(yàn)、空間測距、生物檢測、3D成像等領(lǐng)域。

就量化精度而言，游標(biāo)型時間數(shù)字轉(zhuǎn)換電路的量化精度非常高，而傳統(tǒng)上的游標(biāo)型TDC受限于鏈路長度，其可量化的時間范圍非常小。2010年，Jianjun Yu等人在提出了利用環(huán)形振蕩器結(jié)構(gòu)的游標(biāo)環(huán)形TDC，其實(shí)現(xiàn)的原理圖如圖1所示。這種結(jié)構(gòu)在保持高精度的同時，又能極大地增大量化的時間范圍。然而，所提出的游標(biāo)環(huán)形TDC，使用的是反相器邏輯，環(huán)形延時鏈上的每一個延時單元都會產(chǎn)生上升沿和下降沿進(jìn)入到相應(yīng)的比較器進(jìn)行比較。從圖2給出的延時單元詳細(xì)的電路結(jié)構(gòu)可以看出上升沿主要是PMOS管控制，下降沿主要是NMOS管控制，那么由于溫度、工藝偏差等不可控因素，很難講每一級的上升延時與下降延時做到完全一致，這樣對量化的精度影響很大。此外，每一級延時單元都接有兩個比較器分別對上升沿和下降沿進(jìn)行比較，比普通的非環(huán)形的游標(biāo)TDC多了一倍的比較器，相應(yīng)面積就會增大。另外，在數(shù)字電路中時鐘翻轉(zhuǎn)頻率是電路功耗的主要因素，上述采用的環(huán)形振蕩器結(jié)構(gòu)的TDC鏈路會一直振蕩下去，相應(yīng)的功耗也會很大。

技術(shù)實(shí)現(xiàn)要素：

鑒于以上所述現(xiàn)有技術(shù)的缺點(diǎn)，本發(fā)明的目的在于提供一種游標(biāo)環(huán)形時間數(shù)字轉(zhuǎn)換器，用于解決現(xiàn)有技術(shù)中時間數(shù)字轉(zhuǎn)換器由于工藝偏差、溫度變化等不可控因素而使得量化精度較低的問題，以及存在的整體面積較大、功耗較高等問題。

為實(shí)現(xiàn)上述目的及其他相關(guān)目的，本發(fā)明提供一種游標(biāo)環(huán)形時間數(shù)字轉(zhuǎn)換器，所述游標(biāo)環(huán)形時間數(shù)字轉(zhuǎn)換器包括：

第一脈寬生成器，與先行時間信號及第一復(fù)位信號相連接，適于依據(jù)所述先行時間信號生成具有一定寬度的第一脈沖信號；

快速壓控延時鏈，包括第一輸入端、第二輸入端、第三輸入端、第四輸入端及n+1個輸出端；所述快速壓控延時鏈的第一輸入端與所述第一脈寬生成器的輸出端相連接，第二輸入端與第一控制電壓相連接，第三輸入端與所述第一復(fù)位信號相連接，所第四輸入端與所述快速壓控延時鏈的第n+1個輸出端相連接以形成環(huán)形振蕩器結(jié)構(gòu)；所述快速壓控延時鏈適于對所述第一脈沖信號進(jìn)行處理，以得到n+1個第一輸出信號，并將所述第一輸出信號分別經(jīng)由n+1個所述輸出端輸出；

第二脈寬生成器，與滯后時間信號及所述第一復(fù)位信號相連接，適于依據(jù)所述滯后時間信號生成具有一定寬度的第二脈沖信號；

慢速壓控延時鏈，包括第一輸入端、第二輸入端、第三輸入端、第四輸入端及n+1個輸出端；所述慢速壓控延時鏈的第一輸入端與所述第二脈寬生成器的輸出端相連接，第二輸入端與第二控制電壓相連接，第三輸入端與所述第一復(fù)位信號相連接，第四輸入端與所述慢速壓控延時鏈的第n+1個輸出端相連接以形成環(huán)形振蕩器結(jié)構(gòu)；所述慢速壓控延時鏈適于對所述第二脈沖信號進(jìn)行處理，以得到n+1個第二輸出信號，并將所述第二輸出信號分別經(jīng)由n+1個所述輸出端輸出；

比較器陣列，包括n+1個比較器，所述比較器與所述快速壓控延時鏈的輸出端及所述慢速壓控延時鏈的輸出端一一對應(yīng)連接，并與一第二復(fù)位信號相連接，適于將所述快速壓控延時鏈的輸出信號與對應(yīng)的所述慢速壓控延時鏈的輸出信號進(jìn)行比對，并在所述快速壓控延時鏈輸出信號的上升沿趕上所述慢速壓控延時鏈輸出信號的上升沿時發(fā)生從低電平到高電平的翻轉(zhuǎn)，且在每次比較后于所述第二復(fù)位信號的控制下復(fù)位。

作為本發(fā)明的游標(biāo)環(huán)形時間數(shù)字轉(zhuǎn)換器的一種優(yōu)選方案，所述第一脈寬生成器包括：

第一D觸發(fā)器，包括第一輸入端、第二輸入端、低電平復(fù)位端及輸出端；所述第一D觸發(fā)器的第一輸入端與所述先行時間信號相連接，第二輸入端與電源電壓相連接；

第一緩沖器，包括輸入端及輸出端；所述第一緩沖器的輸入端與所述第一D觸發(fā)器的輸出端相連接；

第一異或門，包括第一輸入端、第二輸入端及輸出端；所述第一異或門的第一輸入端與所述第一復(fù)位信號相連接，第二輸入端與所述第一D觸發(fā)器的輸出端相連接；

第二緩沖器，包括輸入端及輸出端；所述第二緩沖器的輸入端與所述第一異或門的輸出端相連接，輸出端與所述第一D觸發(fā)器的低電平復(fù)位端相連接。

作為本發(fā)明的游標(biāo)環(huán)形時間數(shù)字轉(zhuǎn)換器的一種優(yōu)選方案，所述快速壓控延時鏈包括：

第一延時或門，包括第一輸入端、第二輸入端、第三輸入端、第四輸入端及輸出端；所述第一延時或門的第一輸入端與所述第一脈寬生成器的輸出端相連接，第二輸入端與所述第一控制電壓相連接，第三輸入端與所述第一復(fù)位信號相連接；

n級第一延時緩沖器，包括第一輸入端、第二輸入端、第三輸入端及輸出端；n級所述第一延時緩沖器經(jīng)由第一輸入端及輸出端依次串接，且第一級所述第一延時緩沖器的第一輸入端與所述第一延時或門的輸出端相連接，第n級所述第一延時緩沖器的輸出端與所述第一延時或門的第四輸入端相連接；各級所述第一延時緩沖器的第二輸入端均與所述第一控制電壓相連接，第三輸入端均與所述第一復(fù)位信號相連接。

作為本發(fā)明的游標(biāo)環(huán)形時間數(shù)字轉(zhuǎn)換器的一種優(yōu)選方案，所述第一延時或門包括：第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管及第八NMOS管；

第一PMOS管的柵極與所述第一復(fù)位信號相連接，第一PMOS管的源極與電源電壓相連接；第二PMOS管的源極與所述電源電壓相連接；第一NMOS管的柵極與所述第一脈寬生成器的輸出端相連接，第二NMOS管的柵極與所述快速壓控延時鏈的第n+1個輸出端相連接；第三PMOS管的柵極與第三NMOS管的柵極相連接，并與第一PMOS管的漏極、第一NMOS管的漏極、第二PMOS管的漏極及第二NMOS管的漏極均相連接，第三PMOS管的源極與所述電源電壓相連接，第三PMOS管的漏極與第三NMOS管的漏極相連接；第三NMOS管的源極接地；第四PMOS管的源極與所述電源電壓相連接，第四PMOS管的漏極與所述第四NMOS管的漏極相連接，并與第二PMOS管的柵極、第五NMOS管的柵極及第六NMOS管的柵極均相連接，第四PMOS管的柵極及第四NMOS管的柵極與第三PMOS管的漏極及第三NMOS管的漏極相連接；第五NMOS管的漏極與第一NMOS管的源極相連接，第五NMOS管的源極與第八NMOS管的漏極相連接；第六NMOS管的漏極與第二NMOS管的源極相連接，第六NMOS管的源極與第七NMOS管的漏極相連接；第七NMOS管的柵極及第八NMOS管的柵極均與第一控制電壓相連接，第七NMOS管的源極及第八NMOS管的源極均接地。

作為本發(fā)明的游標(biāo)環(huán)形時間數(shù)字轉(zhuǎn)換器的一種優(yōu)選方案，所述第一延時緩沖器包括：第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第九NMOS管、第十NMOS管、第十一NMOS管、第十二NMOS管、第十三NMOS管、第十四NMOS管、第十五NMOS管及第十六NMOS管；

第五PMOS管的柵極與所述第一復(fù)位信號相連接，第五PMOS管的源極與電源電壓相連接；第六PMOS管的源極與所述電源電壓相連接；第九NMOS管的柵極為所述第一延時緩沖器的信號輸入端，第十NMOS管的柵極接地；第七PMOS管的柵極與第十一NMOS管的柵極相連接，并與第五PMOS管的漏極、第九NMOS管的漏極、第六PMOS管的漏極及第十NMOS管的漏極均相連接，第七PMOS管的源極與所述電源電壓相連接，第七PMOS管的漏極與第十一NMOS管的漏極相連接；第十一NMOS管的源極接地；第八PMOS管的源極與所述電源電壓相連接，第八PMOS管的漏極與所述第十二NMOS管的漏極相連接，并與第六PMOS管的柵極、第十三NMOS管的柵極及第十四NMOS管的柵極均相連接，第八PMOS管的柵極及第十二NMOS管的柵極與第七PMOS管的漏極及第十一NMOS管的漏極相連接；第十三NMOS管的漏極與第九NMOS管的源極相連接，第十三NMOS管的源極與第十六NMOS管的漏極相連接；第十四NMOS管的漏極與第十NMOS管的源極相連接，第十四NMOS管的源極與第十五NMOS管的漏極相連接；第十五NMOS管的柵極及第十六NMOS管的柵極均與第一控制電壓相連接，第十五NMOS管的源極及第十六NMOS管的源極均接地。

作為本發(fā)明的游標(biāo)環(huán)形時間數(shù)字轉(zhuǎn)換器的一種優(yōu)選方案，所述第二脈寬生成器包括：

第二D觸發(fā)器，包括第一輸入端、第二輸入端、低電平復(fù)位端及輸出端；所述第二D觸發(fā)器的第一輸入端與所述滯后時間信號相連接，第二輸入端與電源電壓相連接；

第三緩沖器，包括輸入端及輸出端；所述第三緩沖器的輸入端與所述第二D觸發(fā)器的輸出端相連接；

第二異或門，包括第一輸入端、第二輸入端及輸出端；所述第二異或門的第一輸入端與所述第一復(fù)位信號相連接，第二輸入端與所述第二D觸發(fā)器的輸出端相連接；

第四緩沖器，包括輸入端及輸出端；所述第四緩沖器的輸入端與所述第二異或門的輸出端相連接，輸出端與所述第二D觸發(fā)器的低電平復(fù)位端相連接。

作為本發(fā)明的游標(biāo)環(huán)形時間數(shù)字轉(zhuǎn)換器的一種優(yōu)選方案，所述慢速壓控延時鏈包括：

第二延時或門，包括第一輸入端、第二輸入端、第三輸入端、第四輸入端及輸出端；所述第二延時或門的第一輸入端與所述第二脈寬生成器的輸出端相連接，第二輸入端與所述第二控制電壓相連接，第三輸入端與所述第一復(fù)位信號相連接；

n級第二延時緩沖器，包括第一輸入端、第二輸入端、第三輸入端及輸出端；n級所述第二延時緩沖器經(jīng)由第一輸入端及輸出端依次串接，且第一級所述第二延時緩沖器的第一輸入端與所述第二延時或門的輸出端相連接，第n級所述第二延時緩沖器的輸出端與所述第二延時或門的第四輸入端相連接；各級所述第二延時緩沖器的第二輸入端均與所述第二控制電壓相連接，第三輸入端均與所述第一復(fù)位信號相連接。

作為本發(fā)明的游標(biāo)環(huán)形時間數(shù)字轉(zhuǎn)換器的一種優(yōu)選方案，所述第二延時或門包括：第九PMOS管、第十PMOS管、第十一PMOS管、第十二PMOS管、第十七NMOS管、第十八NMOS管、第十九NMOS管、第二十NMOS管、第二十一NMOS管、第二十二NMOS管、第二十三NMOS管及第二十四NMOS管；

第九PMOS管的柵極與所述第一復(fù)位信號相連接，第九PMOS管的源極與電源電壓相連接；第十PMOS管的源極與所述電源電壓相連接；第十七NMOS管的柵極與所述第二脈寬生成器的輸出端相連接，第十八NMOS管的柵極與所述慢速壓控延時鏈的第n+1個輸出端相連接；第十一PMOS管的柵極與第十九NMOS管的柵極相連接，并與第九PMOS管的漏極、第十七NMOS管的漏極、第十PMOS管的漏極及第十八NMOS管的漏極均相連接，第十一PMOS管的源極與所述電源電壓相連接，第十一PMOS管的漏極與第十九NMOS管的漏極相連接；第十九NMOS管的源極接地；第十二PMOS管的源極與所述電源電壓相連接，第十二PMOS管的漏極與所述第二十NMOS管的漏極相連接，并與第十PMOS管的柵極、第二十一NMOS管的柵極及第二十二NMOS管的柵極均相連接，第十二PMOS管的柵極及第二十NMOS管的柵極與第十一PMOS管的漏極及第十九NMOS管的漏極相連接；第二十一NMOS管的漏極與第十七NMOS管的源極相連接，第二十一NMOS管的源極與第二十四NMOS管的漏極相連接；第二十二NMOS管的漏極與第十八NMOS管的源極相連接，第二十二NMOS管的源極與第二十三NMOS管的漏極相連接；第二十三NMOS管的柵極及第二十四NMOS管的柵極均與第二控制電壓相連接，第二十三NMOS管的源極及第二十四NMOS管的源極均接地。

作為本發(fā)明的游標(biāo)環(huán)形時間數(shù)字轉(zhuǎn)換器的一種優(yōu)選方案，所述第二延時緩沖器包括：第十三PMOS管、第十四PMOS管、第十五PMOS管、第十六PMOS管、第二十五NMOS管、第二十六NMOS管、第二十七NMOS管、第二十八NMOS管、第二十九NMOS管、第三十NMOS管、第三十一NMOS管及第三十二NMOS管；

第十三PMOS管的柵極與所述第一復(fù)位信號相連接，第十三PMOS管的源極與電源電壓相連接；第十四PMOS管的源極與所述電源電壓相連接；第二十五NMOS管的柵極為所述第二延時緩沖器的信號輸入端，第二十六NMOS管的柵極接地；第十五PMOS管的柵極與第二十七NMOS管的柵極相連接，并與第十三PMOS管的漏極、第二十五NMOS管的漏極、第十四PMOS管的漏極及第二十六NMOS管的漏極均相連接，第十五PMOS管的源極與所述電源電壓相連接，第十五PMOS管的漏極與第二十七NMOS管的漏極相連接；第二十七NMOS管的源極接地；第十六PMOS管的源極與所述電源電壓相連接，第十六PMOS管的漏極與所述第二十八NMOS管的漏極相連接，并與第十四PMOS管的柵極、第二十九NMOS管的柵極及第三十NMOS管的柵極均相連接，第十六PMOS管的柵極及第二十八NMOS管的柵極與第十五PMOS管的漏極及第二十七NMOS管的漏極相連接；第二十九NMOS管的漏極與第二十五NMOS管的源極相連接，第二十九NMOS管的源極與第三十二NMOS管的漏極相連接；第三十NMOS管的漏極與第二十六NMOS管的源極相連接，第三十NMOS管的源極與第三十一NMOS管的漏極相連接；第三十一NMOS管的柵極及第三十二NMOS管的柵極均與第二控制電壓相連接，第三十一NMOS管的源極及第三十二NMOS管的源極均接地。

作為本發(fā)明的游標(biāo)環(huán)形時間數(shù)字轉(zhuǎn)換器的一種優(yōu)選方案，所述游標(biāo)環(huán)形時間數(shù)字轉(zhuǎn)換器還包括：

第一計(jì)數(shù)器，包括第一輸入端、第二輸入端及輸出端；所述第一計(jì)數(shù)器的第一輸入端與所述快速壓控延時鏈的第n+1個輸出端相連接，第二輸入端與所述滯后時間信號相連接；所述第一計(jì)數(shù)器適于對所述第一脈沖信號在所述快速延時鏈所循環(huán)的周期數(shù)進(jìn)行計(jì)數(shù)，且在所述滯后時間信號的上升沿到來時停止計(jì)數(shù)；

第二計(jì)數(shù)器，包括第一輸入端、第二輸入端及輸出端；所述第二計(jì)數(shù)器的第一輸入端與所述慢速壓控延時鏈的第n+1個輸出端相連接；所述第二計(jì)數(shù)器適于對所述第二脈沖信號在所述慢速延時鏈所循環(huán)的周期數(shù)進(jìn)行計(jì)數(shù)，且在所述比較器陣列中某一個比較器首先發(fā)生翻轉(zhuǎn)時停止計(jì)數(shù)。

作為本發(fā)明的游標(biāo)環(huán)形時間數(shù)字轉(zhuǎn)換器的一種優(yōu)選方案，所述游標(biāo)環(huán)形時間數(shù)字轉(zhuǎn)換器還包括數(shù)據(jù)處理系統(tǒng)，所述數(shù)據(jù)處理系統(tǒng)包括：

邊沿檢測電路模塊，包括n+1個邊沿檢測電路，所述邊沿檢測電路模塊包括n+1各輸入端及輸出端；所述邊沿檢測電路模塊的輸入端與所述比較器的輸出端一一對應(yīng)連接；所述邊沿檢測電路模塊適于檢測所述比較器輸出信號的上升沿，當(dāng)檢測到所述比較器輸出信號的上升沿時，對應(yīng)的所述邊沿檢測電路模塊的輸出由低電平到高電平翻轉(zhuǎn)；

檢測和編碼輸出模塊，包括輸入端及輸出端；所述檢測和編碼輸出模塊的輸入端與所述邊沿檢測電路模塊的輸出端相連接，適于將所述邊沿檢測電路模塊的輸出信號進(jìn)行檢測，以獲得4位的二進(jìn)制輸出；

動態(tài)或門，包括輸入端及輸出端，所述動態(tài)或門的輸入端與所述邊沿檢測電路模塊的輸出端相連接，適于提取所述邊沿檢測電路模塊最先翻轉(zhuǎn)的信號；

第三異或門，包括第一輸入端、第二輸入端及輸出端；所述第三異或門的第一輸入端與所述動態(tài)或門的輸出端相連接，第二輸入端與一第三復(fù)位信號相連接；所述第三異或門的輸出信號即為所述第一復(fù)位信號。

作為本發(fā)明的游標(biāo)環(huán)形時間數(shù)字轉(zhuǎn)換器的一種優(yōu)選方案，所述邊沿檢測電路包括：第十七PMOS管、第十八PMOS管、第三十三NMOS管、第三十四NMOS管及第三十五NMOS管；

第十七PMOS管的柵極與所述第三復(fù)位信號相連接，第十七PMOS管的源極與第十八PMOS管的源極相連接，第十七PMOS管的漏極與第三十五NMOS管的漏極相連接；

第三十三NMOS管的柵極與所述第三復(fù)位信號相連接，第三十三NMOS管的源極與第三十四NMOS管的源極相連接，第三十三NMOS管的漏極與第三十五NMOS管的源極相連接；

第三十五NMOS管的柵極與所述比較器的輸出端相連接；

所述第十八PMOS管的柵極及所述第三十四NMOS管的柵極均與所述第十七PMOS管的漏極及所述第三十五NMOS管的漏極相連接。

如上所述，本發(fā)明的游標(biāo)環(huán)形時間數(shù)字轉(zhuǎn)換器，具有以下有益效果：

1.本發(fā)明的游標(biāo)環(huán)形時間數(shù)字轉(zhuǎn)換器的快速壓控延時鏈及慢速壓控延時鏈中的延時單元均只用到上升沿，且只用一個控制電壓，從而避免了工藝偏差及溫度變化等不可控因素對量化精度造成的不良影響；同時，由于快速壓控延時鏈及慢速壓控延時鏈的輸出端均與輸入端相連接構(gòu)成反饋結(jié)構(gòu)，從而保持各延時單元具有相同的上升沿延時及下降沿延時，進(jìn)而使得本發(fā)明的游標(biāo)環(huán)形時間轉(zhuǎn)換器具有較高的量化精度；

2.本發(fā)明的游標(biāo)環(huán)形時間數(shù)字轉(zhuǎn)換器的結(jié)構(gòu)較少，能夠有效地減少面積；

3.當(dāng)比較器陣列中有比較器發(fā)生首次翻轉(zhuǎn)之后，快速壓控延時鏈及慢速壓控延時鏈均會進(jìn)行復(fù)位，從而使得快速壓控延時鏈及慢速壓控延時鏈的信號均為低電平，不再發(fā)生跳變，從而降低了工作的功耗。

附圖說明

圖1顯示為現(xiàn)有技術(shù)中的游標(biāo)環(huán)形時間數(shù)字轉(zhuǎn)換器的電路結(jié)構(gòu)示意圖。

圖2顯示為現(xiàn)有技術(shù)中的游標(biāo)環(huán)形時間數(shù)字轉(zhuǎn)換器所用的與非門及反相器的電路結(jié)構(gòu)示意圖，其中(a)為非門的電路結(jié)構(gòu)示意圖，(b)為反相器的電路結(jié)構(gòu)示意圖。

圖3顯示為本發(fā)明的游標(biāo)環(huán)形時間數(shù)字轉(zhuǎn)換器的游標(biāo)環(huán)形時間數(shù)字轉(zhuǎn)換器的電路結(jié)構(gòu)示意圖。

圖4顯示為本發(fā)明的游標(biāo)環(huán)形時間數(shù)字轉(zhuǎn)換器中的第一脈寬生成器的電路結(jié)構(gòu)示意圖。

圖5顯示為本發(fā)明的游標(biāo)環(huán)形時間數(shù)字轉(zhuǎn)換器中的第一脈寬生成器的時序圖。

圖6顯示為本發(fā)明的游標(biāo)環(huán)形時間數(shù)字轉(zhuǎn)換器中的第一延時或門的電路結(jié)構(gòu)示意圖。

圖7顯示為本發(fā)明的游標(biāo)環(huán)形時間數(shù)字轉(zhuǎn)換器中的第一延時或門的時序圖。

圖8顯示為本發(fā)明的游標(biāo)環(huán)形時間數(shù)字轉(zhuǎn)換器中的第一延時緩沖器的電路結(jié)構(gòu)示意圖。

圖9顯示為本發(fā)明的游標(biāo)環(huán)形時間數(shù)字轉(zhuǎn)換器中的第二脈寬生成器的電路結(jié)構(gòu)示意圖。

圖10顯示為本發(fā)明的游標(biāo)環(huán)形時間數(shù)字轉(zhuǎn)換器中的第二延時或門的電路結(jié)構(gòu)示意圖。

圖11顯示為本發(fā)明的游標(biāo)環(huán)形時間數(shù)字轉(zhuǎn)換器中的第二延時緩沖器的電路結(jié)構(gòu)示意圖。

圖12顯示為本發(fā)明的游標(biāo)環(huán)形時間數(shù)字轉(zhuǎn)換器中的數(shù)據(jù)處理系統(tǒng)的電路結(jié)構(gòu)示意圖。

圖13顯示為本發(fā)明的游標(biāo)環(huán)形時間數(shù)字轉(zhuǎn)換器的數(shù)據(jù)處理系統(tǒng)中的邊沿檢測電路的電路結(jié)構(gòu)示意圖。

圖14顯示為本發(fā)明的游標(biāo)環(huán)形時間數(shù)字轉(zhuǎn)換器的數(shù)據(jù)處理系統(tǒng)中的邊沿檢測電路的輸出信號圖。

圖15顯示為本發(fā)明的游標(biāo)環(huán)形時間數(shù)字轉(zhuǎn)換器的數(shù)據(jù)處理系統(tǒng)生成第一復(fù)位信號的時序圖。

圖16顯示為本發(fā)明的游標(biāo)環(huán)形時間數(shù)字轉(zhuǎn)換器中的快速壓控延時鏈及慢速壓控延時鏈的時序圖，其中，實(shí)現(xiàn)為快速壓控延時鏈的時序圖，虛線為慢速壓控延時鏈的時序圖。

元件標(biāo)號說明

1 第一脈寬生成器

11 第一D觸發(fā)器

12 第一緩沖器

13 第一異或門

14 第二緩沖器

2 快速壓控延時鏈

21 第一延時或門

22 第一延時緩沖器

3 第二脈寬生成器

31 第二D觸發(fā)器

32 第三緩沖器

33 第二異或門

34 第四緩沖器

4 慢速壓控延時鏈

41 第二延時或門

42 第二延時緩沖器

5 比較器陣列

51 比較器

61 第一計(jì)數(shù)器

62 第二計(jì)數(shù)器

71 邊沿檢測電路模塊

711 邊沿檢測電路

72 檢測和編碼輸出模塊

73 動態(tài)或門

74 第三異或門

具體實(shí)施方式

以下通過特定的具體實(shí)例說明本發(fā)明的實(shí)施方式，本領(lǐng)域技術(shù)人員可由本說明書所揭露的內(nèi)容輕易地了解本發(fā)明的其他優(yōu)點(diǎn)與功效。本發(fā)明還可以通過另外不同的具體實(shí)施方式加以實(shí)施或應(yīng)用，本說明書中的各項(xiàng)細(xì)節(jié)也可以基于不同觀點(diǎn)與應(yīng)用，在沒有背離本發(fā)明的精神下進(jìn)行各種修飾或改變。

請參閱圖3至圖16。需要說明的是，本實(shí)施例中所提供的圖示僅以示意方式說明本發(fā)明的基本構(gòu)想，雖圖示中僅顯示與本發(fā)明中有關(guān)的組件而非按照實(shí)際實(shí)施時的組件數(shù)目、形狀及尺寸繪制，其實(shí)際實(shí)施時各組件的型態(tài)、數(shù)量及比例可為一種隨意的改變，且其組件布局型態(tài)也可能更為復(fù)雜。

請參閱圖3，本發(fā)明提供一種游標(biāo)環(huán)形時間數(shù)字轉(zhuǎn)換器，所述游標(biāo)環(huán)形時間數(shù)字轉(zhuǎn)換器包括：第一脈寬生成器1，所述第一脈寬生成器1包括第一輸入端、第二輸入端及輸出端；所述第一脈寬生成器1的第一輸入端與先行時間信號CLK_S相連接，第二輸入端與一第一復(fù)位信號Rst相連接；所述第一脈寬生成器1適于依據(jù)所述先行時間信號CLK_S生成具有一定寬度的第一脈沖信號CLK_S_in；快速壓控延時鏈2，所述快速壓控延時鏈2包括第一輸入端、第二輸入端、第三輸入端、第四輸入端及n+1個輸出端；所述快速壓控延時鏈2的第一輸入端與所述第一脈寬生成器1的輸出端相連接，第二輸入端與第一控制電壓VNS相連接，第三輸入端與所述第一復(fù)位信號Rst相連接，所第四輸入端與所述快速壓控延時鏈2的第n+1個輸出端相連接以形成環(huán)形振蕩器結(jié)構(gòu)；所述快速壓控延時鏈2適于對所述第一脈沖信號CLK_S_in進(jìn)行處理，以得到n+1個第一輸出信號S<1>、S<2>…S<n>，并將所述第一輸出信號分別經(jīng)由n+1個所述輸出端輸出；第二脈寬生成器3，所述第二脈寬生成器3包括第一輸入端、第二輸入端及輸出端；所述第二脈寬生成器3的第一輸入端與滯后時間信號CLK_F相連接，第二輸入端與所述第一復(fù)位信號Rst相連接；所述第二脈寬生成器3適于依據(jù)所述滯后時間信號CLK_F生成具有一定寬度的第二脈沖信號CLK_F_in；慢速壓控延時鏈4，所述慢速壓控延時鏈4包括第一輸入端、第二輸入端、第三輸入端、第四輸入端及n+1個輸出端；所述慢速壓控延時鏈4的第一輸入端與所述第二脈寬生成器3的輸出端相連接，第二輸入端與第二控制電壓VNF相連接，第三輸入端與所述第一復(fù)位信號Rst相連接，第四輸入端與所述慢速壓控延時鏈4的第n+1個輸出端相連接以形成環(huán)形振蕩器結(jié)構(gòu)；所述慢速壓控延時鏈4適于對所述第二脈沖信號CLK_F_in進(jìn)行處理，以得到n+1個第二輸出信號F<1>、F<2>…F<n>，并將所述第二輸出信號分別經(jīng)由n+1個所述輸出端輸出；比較器陣列5，所述比較器陣列5包括n+1個比較器51，所述比較器51包括第一輸入端、第二輸入端、復(fù)位端及輸出端；所述比較器51的第一輸入端分別與所述快速壓控延時鏈2的輸出端一一對應(yīng)連接，第二輸入端分別與所述慢速壓控延時鏈4的輸出端一一對應(yīng)連接，復(fù)位端與一第二復(fù)位信號相連接，所述第二復(fù)位信號可以為所述快速壓控延時連2輸出的一第一輸出信號；所述比較器51適于將所述快速壓控延時鏈2的輸出信號與對應(yīng)的所述慢速壓控延時鏈4的輸出信號進(jìn)行比對，并在所述快速壓控延時鏈2輸出信號的上升沿趕上所述慢速壓控延時鏈4輸出信號的上升沿時發(fā)生從低電平到高電平的翻轉(zhuǎn)，且在每次比較后于所述第二復(fù)位信號的控制下復(fù)位。

作為示例，請參閱圖4，所述第一脈寬生成器1包括：第一D觸發(fā)器11，所述第一D觸發(fā)器11包括第一輸入端、第二輸入端、低電平復(fù)位端Rp及輸出端Q；所述第一D觸發(fā)器11的第一輸入端與所述先行時間信號CLK_S相連接，第二輸入端與電源電壓VDD相連接；第一緩沖器12，所述第一緩沖器12包括輸入端及輸出端；所述第一緩沖器12的輸入端與所述第一D觸發(fā)器11的輸出端Q相連接；第一異或門13，所述第一異或門13包括第一輸入端、第二輸入端及輸出端；所述第一異或門13的第一輸入端與所述第一復(fù)位信號Rst相連接，第二輸入端與所述第一D觸發(fā)器11的輸出端Q相連接；第二緩沖器14，所述第二緩沖器14包括輸入端及輸出端；所述第二緩沖器14的輸入端與所述第一異或門13的輸出端相連接，輸出端與所述第一D觸發(fā)器11的低電平復(fù)位端Rp相連接。其中，所述第一緩沖器12具有調(diào)節(jié)脈寬寬度的功能，所述第二緩沖器14作為所述第一脈寬生成器1的輸出驅(qū)動。所述第一脈寬生成器1的時序圖如圖5所示，由圖5可知，所述先行時間信號CLK_S為一個從低到高翻轉(zhuǎn)的階躍信號，其上升沿到來會觸發(fā)所述第一D觸發(fā)器11，使得所述第一D觸發(fā)器11輸出端產(chǎn)生從低到高的翻轉(zhuǎn)；由于所述第一異或門13的作用，所述第一復(fù)位信號Rst經(jīng)過所述第一異或門13之后生成的復(fù)位信號Rp_DFF為低電平，從而使得所述第一D觸發(fā)器11復(fù)位，所述第一D出發(fā)器11的輸出跳轉(zhuǎn)至低電平。

作為示例，請繼續(xù)參閱圖3，所述快速壓控延時鏈2包括：第一延時或門21，所述第一延時或門21包括第一輸入端、第二輸入端、第三輸入端、第四輸入端及輸出端；所述第一延時或門21的第一輸入端與所述第一脈寬生成器1的輸出端相連接，第二輸入端與所述第一控制電壓VNS相連接，第三輸入端與所述第一復(fù)位信號Rst相連接；n級第一延時緩沖器22，所述第一延時緩沖器22包括第一輸入端、第二輸入端、第三輸入端及輸出端；n級所述第一延時緩沖器22經(jīng)由第一輸入端及輸出端依次串接，且第一級所述第一延時緩沖器22的第一輸入端與所述第一延時或門21的輸出端相連接，第n級所述第一延時緩沖器22的輸出端與所述第一延時或門21的第四輸入端相連接；各級所述第一延時緩沖器22的第二輸入端均與所述第一控制電壓VNS相連接，第三輸入端均與所述第一復(fù)位信號Rst相連接。所述第一延時緩沖器22的級數(shù)可以根據(jù)實(shí)際需要進(jìn)行設(shè)定，本實(shí)施例中，以所述第一延時緩沖器22的級數(shù)為14級作為示例，但在實(shí)際示例中并不以此為限。

作為示例，請參閱圖6，所述第一延時或門21包括：第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5、第六NMOS管MN6、第七NMOS管MN7及第八NMOS管MN8；第一PMOS管MP1的柵極與所述第一復(fù)位信號Rst相連接，第一PMOS管MP1的源極與電源電壓VDD相連接；第二PMOS管MP2的源極與所述電源電壓相VDD連接；第一NMOS管MN1的柵極與所述第一脈寬生成器1的輸出端相連接，即所述第一NMOS管MN1的柵極的輸入信號為CLK_S_in，第二NMOS管MN2的柵極與所述快速壓控延時鏈2的第n+1個輸出端相連接，即所述第二NMOS管MN2的柵極的輸入信號為S<n>，本實(shí)施例中，以所述第二NMOS管MN2的柵極與所述快速壓控延時鏈2的第14個輸出端相連接，即所述第二NMOS管MN2的柵極的輸入信號為S<14>；第三PMOS管MP3的柵極與第三NMOS管MN3的柵極相連接，并與第一PMOS管MP1的漏極、第一NMOS管MN1的漏極、第二PMOS管MP2的漏極及第二NMOS管MN2的漏極均相連接，第三PMOS管MP3的源極與所述電源電壓VDD相連接，第三PMOS管MP3的漏極與第三NMOS管MN3的漏極相連接；第三NMOS管MN3的源極接地；第四PMOS管MP4的源極與所述電源電壓VDD相連接，第四PMOS管MP4的漏極與所述第四NMOS管MN4的漏極相連接，并與第二PMOS管MN2的柵極、第五NMOS管MN5的柵極及第六NMOS管MN6的柵極均相連接，第四PMOS管MP4的柵極及第四NMOS管MN4的柵極與第三PMOS管MP3的漏極及第三NMOS管MN3的漏極相連接，作為所述第一延時或門21的輸出端；第五NMOS管MN5的漏極與第一NMOS管MN1的源極相連接，第五NMOS管MN5的源極與第八NMOS管MN8的漏極相連接；第六NMOS管MN6的漏極與第二NMOS管MN2的源極相連接，第六NMOS管MN6的源極與第七NMOS管MN7的漏極相連接；第七NMOS管MN7的柵極及第八NMOS管MN8的柵極均與第一控制電壓VNS相連接，第七NMOS管MN7的源極及第八NMOS管MN8的源極均接地。

作為示例，所述第一延時或門21中的所述第三PMOS管MP3與所述第三NMOS管MN3構(gòu)成方向器對圖6中節(jié)點(diǎn)X的信號進(jìn)行反向輸出；所述第四PMOS管MP4及所述第四NMOS管MN4構(gòu)成方向器對所述第一延時或門21的輸出信號S<0>反向，并控制所述第二PMOS管MP2、第五NMOS管MN5及第六NMOS管MN6三個管子的開關(guān)情況；所述第七NMOS管MN7及第八NMOS管MN8受所述第一控制電壓VNS控制，所述第一控制電壓VNS可以控制所述第七NMOS管MN7及第八NMOS管MN8的電流，從而控制所述第一延時或門21的延時大小。所述第一延時或門21的時序圖如圖7所示。

作為示例，請參閱圖8，所述第一延時緩沖器22包括：第五PMOS管MP5、第六PMOS管MP6、第七PMOS管MP7、第八PMOS管MP8、第九NMOS管MN9、第十NMOS管MN10、第十一NMOS管MN11、第十二NMOS管MN12、第十三NMOS管MN13、第十四NMOS管MN14、第十五NMOS管MN15及第十六NMOS管MN16；第五PMOS管MP5的柵極與所述第一復(fù)位信號Rst相連接，第五PMOS管MP5的源極與電源電壓VDD相連接；第六PMOS管MP6的源極與所述電源電壓VDD相連接；第九NMOS管MN9的柵極為所述第一延時緩沖器22的信號輸入端，當(dāng)所述第一延時緩沖器22處于第一級時，所述第九NMOS管MN9的柵極與所述第一延時或門21的輸出端相連接，當(dāng)所述第一延時緩沖器22位于第二級至第n級中的任意級時，所述第九NMOS管MN9的柵極與位于其上一級的所述第一延時緩沖器22的輸出端相連接；第十NMOS管MN10的柵極接地；第七PMOS管MP7的柵極與第十一NMOS管MN11的柵極相連接，并與第五PMOS管MP5的漏極、第九NMOS管MN9的漏極、第六PMOS管MP6的漏極及第十NMOS管MN10的漏極均相連接，第七PMOS管MP7的源極與所述電源電壓VDD相連接，第七PMOS管MP7的漏極與第十一NMOS管MN11的漏極相連接；第十一NMOS管MN11的源極接地；第八PMOS管MP8的源極與所述電源電壓VDD相連接，第八PMOS管MP8的漏極與所述第十二NMOS管MN12的漏極相連接，并與第六PMOS管MP6的柵極、第十三NMOS管MN13的柵極及第十四NMOS管MN14的柵極均相連接，第八PMOS管MP8的柵極及第十二NMOS管MN12的柵極與第七PMOS管MP7的漏極及第十一NMOS管MN11的漏極相連接；第十三NMOS管MN13的漏極與第九NMOS管MN9的源極相連接，第十三NMOS管MN13的源極與第十六NMOS管MN16的漏極相連接；第十四NMOS管MN14的漏極與第十NMOS管MN10的源極相連接，第十四NMOS管MN14的源極與第十五NMOS管MN15的漏極相連接；第十五NMOS管MN15的柵極及第十六NMOS管MN16的柵極均與第一控制電壓VNS相連接，第十五NMOS管MN15的源極及第十六NMOS管MN16的源極均接地。其實(shí)，所述第一延時緩沖器22的具體結(jié)構(gòu)與所述第一延時或門11的具體結(jié)構(gòu)大致相似，二者最明顯的區(qū)別在于所述第一延時緩沖器22中的所述第十NMOS管MN10的柵極接地，而所述第一延時或門11中與所述第十NMOS管MN10相對應(yīng)的所述第二NMOS管MN2的柵極接所述快速壓控延時鏈2的第n+1個輸出端。

作為示例，請參閱圖9，所述第二脈寬生成器3包括：第二D觸發(fā)器31，所述第二D觸發(fā)器31包括第一輸入端、第二輸入端、低電平復(fù)位端Rp及輸出端Q；所述第二D觸發(fā)器31的第一輸入端與所述滯后時間信號CLK_F相連接，第二輸入端與電源電壓VDD相連接；第三緩沖器32，所述第三緩沖器32包括輸入端及輸出端；所述第三緩沖器32的輸入端與所述第二D觸發(fā)器31的輸出端Q相連接；第二異或門33，所述第二或門33包括第一輸入端、第二輸入端及輸出端；所述第二異或門33的第一輸入端與所述第一復(fù)位信號Rst相連接，第二輸入端與所述第二D觸發(fā)器31的輸出端Q相連接；第四緩沖器34，所述第四緩沖器34包括輸入端及輸出端；所述第四緩沖器34的輸入端與所述第二異或門33的輸出端相連接，所述第四緩沖器34的輸出端與所述第二D觸發(fā)器31的低電平復(fù)位端Rp相連接。所述第二脈寬生成器3的時序圖與所述第一脈寬生成器1的時序圖大致相同，具體請參閱圖5，只需要將圖5中對應(yīng)的不同信號替換即可。同樣，所述第二脈寬生成器3的工作原理與所述第一脈寬生成器1的工作原理大致相同，此處不再累述。

作為示例，請繼續(xù)參閱圖3，所述慢速壓控延時鏈4包括：第二延時或門41，所述第二延時或門41包括第一輸入端、第二輸入端、第三輸入端、第四輸入端及輸出端；所述第二延時或門41的第一輸入端與所述第二脈寬生成器3的輸出端相連接，所述第二延時或門41的第二輸入端與所述第二控制電壓VNF相連接，所述第二延時或門41的第三輸入端與所述第一復(fù)位信號Rst相連接；n級第二延時緩沖器42，所述第二延時緩沖器42包括第一輸入端、第二輸入端、第三輸入端及輸出端；n級所述第二延時緩沖器42經(jīng)由第一輸入端及輸出端依次串接，且第一級所述第二延時緩沖器42的第一輸入端與所述第二延時或門41的輸出端相連接，第n級所述第二延時緩沖器42的輸出端與所述第二延時或門41的第四輸入端相連接；各級所述第二延時緩沖器42的第二輸入端均與所述第二控制電壓VNF相連接，各級所述第二延時緩沖器42的第三輸入端均與所述第一復(fù)位信號Rst相連接。所述第二延時緩沖器42的級數(shù)可以根據(jù)實(shí)際需要進(jìn)行設(shè)定，本實(shí)施例中，以所述第二延時緩沖器42的級數(shù)為14級作為示例，但在實(shí)際示例中并不以此為限。

作為示例，請參閱圖10，所述第二延時或門41包括：第九PMOS管MP9、第十PMOS管MP10、第十一PMOS管MP11、第十二PMOS管MP12、第十七NMOS管MN17、第十八NMOS管MN18、第十九NMOS管MN19、第二十NMOS管MN20、第二十一NMOS管MN21、第二十二NMOS管MN22、第二十三NMOS管MN23及第二十四NMOS管MN24；第九PMOS管MP9的柵極與所述第一復(fù)位信號Rst相連接，第九PMOS管MP9的源極與電源電壓VDD相連接；第十PMOS管MP10的源極與所述電源電壓VDD相連接；第十七NMOS管MN17的柵極與所述第二脈寬生成器3的輸出端相連接，第十八NMOS管MN18的柵極與所述慢速壓控延時鏈4的第n+1個輸出端相連接，即所述第十八NMOS管MN18的柵極的輸入信號為F<n>，本實(shí)施例中，以所述第十八NMOS管MN18的柵極與所述慢速壓控延時鏈4的第14個輸出端相連接，即所述第十八NMOS管MN18的輸入信號為F<14>；第十一PMOS管MP11的柵極與第十九NMOS管MN19的柵極相連接，并與第九PMOS管MP9的漏極、第十七NMOS管MN17的漏極、第十PMOS管MP10的漏極及第十八NMOS管MN18的漏極均相連接，第十一PMOS管MP11的源極與所述電源電壓VDD相連接，第十一PMOS管MP11的漏極與第十九NMOS管MN19的漏極相連接；第十九NMOS管MN19的源極接地；第十二PMOS管MP12的源極與所述電源電壓VDD相連接，第十二PMOS管MN12的漏極與所述第二十NMOS管MN20的漏極相連接，并與第十PMOS管MP10的柵極、第二十一NMOS管MN21的柵極及第二十二NMOS管MN22的柵極均相連接，第十二PMOS管MP12的柵極及第二十NMOS管MN20的柵極與第十一PMOS管MP11的漏極及第十九NMOS管MN19的漏極相連接；第二十一NMOS管MN21的漏極與第十七NMOS管MN17的源極相連接，第二十一NMOS管MN21的源極與第二十四NMOS管MN24的漏極相連接；第二十二NMOS管MN22的漏極與第十八NMOS管MN18的源極相連接，第二十二NMOS管MN22的源極與第二十三NMOS管MN23的漏極相連接；第二十三NMOS管MN23的柵極及第二十四NMOS管MN24的柵極均與第二控制電壓VNF相連接，第二十三NMOS管MN23的源極及第二十四NMOS管MN24的源極均接地。

作為示例，所述第二延時或門41中的所述第十一PMOS管MP11與所述第十九NMOS管MN19構(gòu)成方向器對圖10中節(jié)點(diǎn)X的信號進(jìn)行反向輸出；所述第十二PMOS管MP12及所述第二十NMOS管MN20構(gòu)成方向器對所述第二延時或門41的輸出信號F<0>反向，并控制所述第十PMOS管MP10、第二十一NMOS管MN21及第二十二NMOS管MN22三個管子的開關(guān)情況；所述第二十三NMOS管MN23及第二十四NMOS管MN24受所述第二控制電壓VNF控制，所述第二控制電壓VNF可以控制所述第二十三NMOS管MN23及第二十四NMOS管MN24的電流，從而控制所述第二延時或門42的延時大小。

作為示例，請參閱圖11，所述第二延時緩沖器42包括：第十三PMOS管MP13、第十四PMOS管MP14、第十五PMOS管MP15、第十六PMOS管MP16、第二十五NMOS管MN25、第二十六NMOS管MN26、第二十七NMOS管MN27、第二十八NMOS管MN28、第二十九NMOS管MN29、第三十NMOS管MN30、第三十一NMOS管MN31及第三十二NMOS管MN32；第十三PMOS管MP13的柵極與所述第一復(fù)位信號Rst相連接，第十三PMOS管MP13的源極與電源電壓VDD相連接；第十四PMOS管MP14的源極與所述電源電壓VDD相連接；第二十五NMOS管MN25的柵極為所述第二延時緩沖器42的信號輸入端，第二十六NMOS管MN26的柵極接地；第十五PMOS管MP15的柵極與第二十七NMOS管MN27的柵極相連接，并與第十三PMOS管MP13的漏極、第二十五NMOS管MN25的漏極、第十四PMOS管MP14的漏極及第二十六NMOS管MN26的漏極均相連接，第十五PMOS管MP15的源極與所述電源電壓VDD相連接，第十五PMOS管MP15的漏極與第二十七NMOS管Mn7的漏極相連接；第二十七NMOS管MN27的源極接地；第十六PMOS管MP16的源極與所述電源電壓VDD相連接，第十六PMOS管MP16的漏極與所述第二十八NMOS管MN28的漏極相連接，并與第十四PMOS管MP14的柵極、第二十九NMOS管MN29的柵極及第三十NMOS管MN30的柵極均相連接，第十六PMOS管MP16的柵極及第二十八NMOS管的柵極MN28與第十五PMOS管MP15的漏極及第二十七NMOS管MN27的漏極相連接；第二十九NMOS管MN29的漏極與第二十五NMOS管MN25的源極相連接，第二十九NMOS管MN29的源極與第三十二NMOS管MN32的漏極相連接；第三十NMOS管MN30的漏極與第二十六NMOS管MN26的源極相連接，第三十NMOS管MN30的源極與第三十一NMOS管MN31的漏極相連接；第三十一NMOS管MN31的柵極及第三十二NMOS管MN32的柵極均與第二控制電壓VNF相連接，第三十一NMOS管MN31的源極及第三十二NMOS管MN32的源極均接地。其實(shí)，所述第二延時緩沖器42的具體結(jié)構(gòu)與所述第二延時或門41的具體結(jié)構(gòu)大致相似，二者最明顯的區(qū)別在于所述第二延時緩沖器42中的所述第二十六NMOS管MN26的柵極接地，而所述第二延時或門41中與所述第二十六NMOS管MN26相對應(yīng)的所述第十八NMOS管MN18的柵極接所述慢速壓控延時鏈4的第n+1個輸出端。

作為示例，請繼續(xù)參閱圖3，所述游標(biāo)環(huán)形時間數(shù)字轉(zhuǎn)換器還包括：第一計(jì)數(shù)器61，所述第一計(jì)數(shù)器61包括第一輸入端、第二輸入端及輸出端；所述第一計(jì)數(shù)器61的第一輸入端與所述快速壓控延時鏈2的第n+1個輸出端相連接，所述第一計(jì)數(shù)器61的第二輸入端與所述滯后時間信號CLK_F相連接；所述第一計(jì)數(shù)器61適于對所述第一脈沖信號CLK_S_in在所述快速延時鏈2所循環(huán)的周期數(shù)進(jìn)行計(jì)數(shù)，且在所述滯后時間信號CLK_F的上升沿到來時停止計(jì)數(shù)；第二計(jì)數(shù)器62，所述第二計(jì)數(shù)器62包括第一輸入端、第二輸入端及輸出端；所述第二計(jì)數(shù)器62的第一輸入端與所述慢速壓控延時鏈4的第n+1個輸出端相連接；所述第二計(jì)數(shù)器62適于對所述第二脈沖信號CLK_F_in在所述慢速延時鏈4所循環(huán)的周期數(shù)進(jìn)行計(jì)數(shù)，且在所述比較器陣列5中某一個比較器51首先發(fā)生翻轉(zhuǎn)時停止計(jì)數(shù)。

作為示例，請參閱圖12，所述游標(biāo)環(huán)形時間數(shù)字轉(zhuǎn)換器還包括數(shù)據(jù)處理系,7，所述數(shù)據(jù)處理系統(tǒng)7包括：邊沿檢測電路模塊71，所述邊沿檢測電路模塊71包括n+1個邊沿檢測電路711，所述邊沿檢測電路模塊71包括n+1各輸入端及輸出端；所述邊沿檢測電路模塊71的輸入端與所述比較器的輸出端一一對應(yīng)連接；所述邊沿檢測電路模塊71適于檢測所述比較器51輸出信號的上升沿，當(dāng)檢測到所述比較器51輸出信號的上升沿時，對應(yīng)的所述邊沿檢測電路模塊71的輸出由低電平到高電平翻轉(zhuǎn)；檢測和編碼輸出模塊72，所述檢測和編碼輸出模塊72包括輸入端及輸出端；所述檢測和編碼輸出模塊72的輸入端與所述邊沿檢測電路模塊71的輸出端相連接，適于將所述邊沿檢測電路模塊71的輸出信號進(jìn)行檢測，以獲得4位的二進(jìn)制輸出；動態(tài)或門73，所述動態(tài)或門73包括輸入端及輸出端，所述動態(tài)或門73的輸入端與所述邊沿檢測電路模塊71的輸出端相連接，適于提取所述邊沿檢測電路模塊71最先翻轉(zhuǎn)的信號；第三異或門74，所述第三異或門74包括第一輸入端、第二輸入端及輸出端；所述第三異或門74的第一輸入端與所述動態(tài)或門73的輸出端相連接，所述第三異或門74的第二輸入端與一第三復(fù)位信號Rp相連接；所述第三異或門73的輸出信號即為所述第一復(fù)位信號Rst。

作為示例，請參閱圖13，所述邊沿檢測電路711包括：第十七PMOS管MP17、第十八PMOS管MP18、第三十三NMOS管MN33、第三十四NMOS管MN34及第三十五NMOS管MN35；第十七PMOS管MP17的柵極與所述第三復(fù)位信號Rp相連接，第十七PMOS管MP17的源極與第十八PMOS管MP18的源極相連接，第十七PMOS管MP17的漏極與第三十五NMOS管MN35的漏極相連接；第三十三NMOS管MN33的柵極與所述第三復(fù)位信號Rp相連接，第三十三NMOS管MN33的源極與第三十四NMOS管MN34的源極相連接，第三十三NMOS管MN33的漏極與第三十五NMOS管MN35的源極相連接；第三十五NMOS管MN35的柵極與所述比較器51的輸出端相連接；所述第十八PMOS管MP18的柵極及所述第三十四NMOS管MN34的柵極均與所述第十七PMOS管MP17的漏極及所述第三十五NMOS管MN35的漏極相連接。所述邊沿檢測電路711的時序圖如圖14所示，由圖14可知，第i個所述比較器51首先發(fā)生翻轉(zhuǎn)，i為大于或等于1小于或等于n的整數(shù)，由于所述時間數(shù)字轉(zhuǎn)換器為環(huán)形結(jié)構(gòu)，每一個所述比較器51均會發(fā)生翻轉(zhuǎn)。所述第一復(fù)位信號Rst的生成時序圖如圖14所示，由圖14可知，所述第三異或門74的輸出信號為所述第一復(fù)位信號Rst，當(dāng)Or_Out信號有從低到高的翻轉(zhuǎn)時，所述第一復(fù)位信號Rst就會變?yōu)榈碗娖剑瑥亩鴮λ龅谝幻}寬生成器1、所述第二脈寬生成器3、所述第一延時或門21、所述第一延時緩沖器22、所述第二延時或門41及所述第二延時緩沖器42進(jìn)行復(fù)位，從而使得所述快速壓控延時鏈2及所述慢速壓控延時鏈4中的信號不再發(fā)生翻轉(zhuǎn)變化。

本發(fā)明的所述游標(biāo)環(huán)形時間數(shù)字轉(zhuǎn)換器的時序圖如圖16所示，由圖16可知，部輸入所述第二復(fù)位信號Rp、先行的輸入時間信號CLK_S和滯后的輸入信號CLK_F，以及兩個時間信號進(jìn)入到所述第一脈寬生成器及所述第二脈寬生成器后的輸出的脈沖信號CLK_S_in和CLK_F_in，還有在所述快速壓控延時鏈中循環(huán)的S<0>、S<1>……S<14>和在所述慢速壓控延時鏈中循環(huán)的F<0>、F<1>……F<14>信號。外部輸入的控制所述快速延時的所述第一控制電壓VNS使得單個延時單元(第一延時或門或第一延時緩沖器)產(chǎn)生t_s的延時，控制所述慢速延時的第二控制電壓VNF使得單個延時單元(第二延時或門或第二延時緩沖器)產(chǎn)生t_f的延時。從圖16可以看出所述第一計(jì)數(shù)器的計(jì)數(shù)值為N，所述第二計(jì)數(shù)器的計(jì)數(shù)值為M，經(jīng)過多次循環(huán)后S<4>首次超前F<4>，即第5個所述比較器首次發(fā)生翻轉(zhuǎn)。則所測量到的時間間隔t_test＝N×15×t_s+M×15×(t_s-t_f)+5×(t_s-t_f)。本發(fā)明所提出的游標(biāo)環(huán)形時間數(shù)字轉(zhuǎn)換器可量化的最大時間間隔為t_range＝2⁶×15×t_s＝960t_s，量化精度為(t_s-t_f)。

從圖16中還可以直觀看出所述比較器首次發(fā)生翻轉(zhuǎn)后，會對所述快速壓控延時連及所述慢速壓控延時鏈進(jìn)行復(fù)位，從而所述快速壓控延時連及所述慢速壓控延時鏈上的信號都為低電平，不在跳變，從而降低了工作的功耗。

綜上所述，本發(fā)明提供一種游標(biāo)環(huán)形時間數(shù)字轉(zhuǎn)換器，本發(fā)明的游標(biāo)環(huán)形時間數(shù)字轉(zhuǎn)換器的快速壓控延時鏈及慢速壓控延時鏈中的延時單元均只用到上升沿，且只用一個控制電壓，從而避免了工藝偏差及溫度變化等不可控因素對量化精度造成的不良影響；同時，由于快速壓控延時鏈及慢速壓控延時鏈的輸出端均與輸入端相連接構(gòu)成反饋結(jié)構(gòu)，從而保持各延時單元具有相同的上升沿延時及下降沿延時，進(jìn)而使得本發(fā)明的游標(biāo)環(huán)形時間轉(zhuǎn)換器具有較高的量化精度；本發(fā)明的游標(biāo)環(huán)形時間數(shù)字轉(zhuǎn)換器的結(jié)構(gòu)較少，能夠有效地減少面積；當(dāng)比較器陣列中有比較器發(fā)生首次翻轉(zhuǎn)之后，快速壓控延時鏈及慢速壓控延時鏈均會進(jìn)行復(fù)位，從而使得快速壓控延時鏈及慢速壓控延時鏈的信號均為低電平，不再發(fā)生跳變，從而降低了工作的功耗。

上述實(shí)施例僅例示性說明本發(fā)明的原理及其功效，而非用于限制本發(fā)明。任何熟悉此技術(shù)的人士皆可在不違背本發(fā)明的精神及范疇下，對上述實(shí)施例進(jìn)行修飾或改變。因此，舉凡所屬技術(shù)領(lǐng)域中具有通常知識者在未脫離本發(fā)明所揭示的精神與技術(shù)思想下所完成的一切等效修飾或改變，仍應(yīng)由本發(fā)明的權(quán)利要求所涵蓋。