本發(fā)明屬于電子技術(shù)領(lǐng)域，特別是涉及一種時間數(shù)字轉(zhuǎn)換電路。

背景技術(shù)：

時間數(shù)字轉(zhuǎn)換電路(Time to Digital Converter,TDC)是將一段連續(xù)的時間間隔通過插值量化和采樣，最終輸出數(shù)字形式表示。一般來說，時間數(shù)字轉(zhuǎn)換電路有一個事件發(fā)生時刻標(biāo)記的時間信號和一個參考時間信號(或者是事件終止信號)作為輸入信號，該電路的功能就是量化這個時間刻度上有間隔的輸入信號，實(shí)現(xiàn)高精度的數(shù)值量化，并且得到數(shù)字輸出。目前已經(jīng)廣泛應(yīng)用于電子領(lǐng)域，例如全數(shù)字鎖相環(huán)、激光雷達(dá)(LiDAR)等。近幾年，對時間數(shù)字轉(zhuǎn)換電路的研究主要是針對高速CMOS數(shù)字電路所能提高性能和測量精度等方面。對時間數(shù)字轉(zhuǎn)換電路進(jìn)行研究，有利于時間數(shù)字轉(zhuǎn)換電路的應(yīng)用推廣和性能提升。

傳統(tǒng)的數(shù)字時間轉(zhuǎn)換電路，如圖1所示。該數(shù)字時間轉(zhuǎn)換電路時用于全數(shù)字鎖相環(huán)中的，主要包括了32個D觸發(fā)器、32個相位檢測模塊、兩個5位譯碼器、一個5位加法器、一個6位計數(shù)器和一些或門。32個D觸發(fā)器是以32個恒等相位差的采樣時鐘信號控制來采樣脈沖信號PUL，恒等相位差時鐘信號可以由環(huán)形振蕩器或延遲鏈鎖定環(huán)(DLL)生成。32個D觸發(fā)器的輸出格式是“…000111…11000…”。相位檢測模塊的功能就是檢測出PUL的上升沿位置和下降沿的位置，當(dāng)相位檢測模塊的輸入為“011”時即為PUL上升沿到來位置，當(dāng)相位檢測模塊輸入為“100”時即為PUL下降沿到來位置。傳統(tǒng)的時間數(shù)字轉(zhuǎn)換電路內(nèi)部的相位檢測電路結(jié)構(gòu)如圖2所示，其中包括了3個T觸發(fā)器、2個與門、1個或門、1個異或門，以及1個反相器，所用的數(shù)字電路較多，從而更電路面積上的消耗很大。近年來，有在相位檢測電路模塊上做改進(jìn)的相關(guān)研究工作，如南京郵電大學(xué)的發(fā)明專利(中國201310142744.2)。其在原來傳統(tǒng)的相位檢測電路上對應(yīng)的T2、T3后面分別加上了上升沿檢測模塊，該模塊由3個D觸發(fā)器和1個與門以及1個反相器構(gòu)成。雖然此相位檢測電路能夠提高檢測性能和精度，但是進(jìn)一步增加了面積。

在集成電路中，面積是直接影響生產(chǎn)成本。對于傳統(tǒng)的時間數(shù)字轉(zhuǎn)換電路來說，如何有效地減少面積，降低成本是一大難題。

技術(shù)實(shí)現(xiàn)要素：

鑒于以上所述現(xiàn)有技術(shù)的缺點(diǎn)，本發(fā)明的目的在于提供一種時間數(shù)字轉(zhuǎn)換電路，用于解決現(xiàn)有技術(shù)中傳統(tǒng)時間數(shù)字轉(zhuǎn)換電路中所用的數(shù)字電路較多而導(dǎo)致的占用面積較大，從而導(dǎo)致生產(chǎn)成本增加的問題。

為實(shí)現(xiàn)上述目的及其他相關(guān)目的，本發(fā)明提供一種時間數(shù)字轉(zhuǎn)換電路，所述時間數(shù)字轉(zhuǎn)換電路包括：壓控延遲鏈，包括第一輸入端、第二輸入端及多個輸出端；所述壓控延遲鏈的第一輸入端與第一輸入信號相連接，所述壓控延遲鏈的第二輸入端與控制電壓信號相連接；所述壓控延遲鏈適于將所述第一輸入信號進(jìn)行量化處理，以得到多相位采樣時鐘信號并輸出；

檢測模塊，包括第一輸入端、第二輸入端、第三輸入端、多個第四輸入端及多個與所述第四輸入端一一對應(yīng)的輸出端；所述檢測模塊的第一輸入端與第一復(fù)位信號相連接，所述檢測模塊的第二輸入端與第二輸入信號相連接，所述檢測模塊的第三輸入端與第二復(fù)位信號相連接，所述檢測模塊的第四輸入端與所述壓控延遲鏈的輸出端一一對應(yīng)連接；所述檢測模塊適于每次檢測前在所述第一復(fù)位信號的作用下復(fù)位，以使得所述檢測模塊的輸出端輸出為低電平，并適于在一所述第四輸入端輸入的所述采樣時鐘信號首先檢測到所述第二輸入信號的高電平時，與所述第四輸入端相對應(yīng)的所述輸出端的輸出由低電平翻轉(zhuǎn)為高電平；

隔離模塊，包括輸入端及輸出端；所述隔離模塊的輸入端與所述檢測模塊的輸出端相連接；

編碼器，包括輸入端及輸出端；所述編碼器的輸入端與所述隔離模塊的輸出端相連接適于將所述檢測模塊輸出的信號編碼后輸出。

作為本發(fā)明的時間數(shù)字轉(zhuǎn)換電路的一種優(yōu)選方案，所述壓控延遲鏈包括量化處理模塊及平衡模塊；

所述量化處理模塊包括n+1個第一壓控延遲單元及n+1個第一緩沖器，其中，n為大于等于1的整數(shù)；所述第一壓控延遲單元包括第一輸入端、第二輸入端及輸出端，所述第一壓控延遲單元依據(jù)所述第一輸入端及所述輸出端依次串接，且所述第一壓控延遲單元的第二輸入端均與所述第一控制信號相連接，第一個所述第一壓控延遲單元的第一輸入端與所述第一輸入信號相連接；所述第一緩沖器包括輸入端及輸出端，所述第一緩沖器的輸入端與與其相對應(yīng)的所述第一壓控延遲單元的輸出端相連接；所述量化處理模塊適于將所述第一輸入信號進(jìn)行量化處理，以生成n+1個采樣時鐘信號；

所述平衡模塊包括第一平衡單元及第二平衡單元；所述第一平衡單元包括一第二緩沖器，所述第二緩沖器的輸入端與所述第一輸入信號及第一個所述第一壓控延遲單元的第一輸入端相連接；所述第二平衡單元包括一第二壓控延遲單元及一第三緩沖器，所述第二壓控延遲單元的第二輸入端與所述第一控制信號相連接，所述第二壓控延遲單元的第一輸入端與第n+1個所述第一壓控延遲單元的輸出端相連接；所述第三緩沖器的輸入端與所述第二壓控延遲單元的輸出端相連接；所述平衡模塊適于平衡所述量化處理模塊中各級所述第一壓控延遲單元的負(fù)載，以使得各級所述第一壓控延遲單元之間的延遲相同。

作為本發(fā)明的時間數(shù)字轉(zhuǎn)換電路的一種優(yōu)選方案，所述檢測模塊包括：n+1級D觸發(fā)器及n級或門；所述D觸發(fā)器包括第一輸入端、第二輸入端、高電平復(fù)位端、低電平復(fù)位端及輸出端，所述或門包括第一輸入端、第二輸入端及輸出端；各級所述D觸發(fā)器的第一輸入端與所述壓控延遲鏈的輸出端一一對應(yīng)連接，各級所述D觸發(fā)器的第二輸入端均與所述第二輸入信號相連接，各級所述D觸發(fā)器的低電平復(fù)位端均與所述第一復(fù)位信號相連接，第一級所述D觸發(fā)器的高電平復(fù)位端與所述第二復(fù)位信號相連接，后續(xù)各級所述D觸發(fā)器的高電平復(fù)位端與位于其上一級或門的輸出端相連接；各級所述或門的第一輸端與與其位于同一級所述D觸發(fā)器的輸出端相連接，第一級所述或門的第二輸入端與所述第二復(fù)位信號相連接，后續(xù)各級所述或門的第二輸入端與與其位于同一級的所述D觸發(fā)器的輸出端及位于其上一級所述或門的輸出端相連接。

作為本發(fā)明的時間數(shù)字轉(zhuǎn)換電路的一種優(yōu)選方案，所述隔離模塊包括n+1級第四緩沖器，所述第四緩沖器包括輸入端及輸出端，各級所述第四緩沖器的輸入端與與其位于同一級的所述D觸發(fā)器的輸出端相連接，各級所述第四緩沖器的輸出端均與所述編碼器的輸入端相連接。

作為本發(fā)明的時間數(shù)字轉(zhuǎn)換電路的一種優(yōu)選方案，所述第一輸入信號滯后所述第二輸入信號一定的時間間隔。

作為本發(fā)明的時間數(shù)字轉(zhuǎn)換電路的一種優(yōu)選方案，所述第一輸入信號為周期型信號或階躍型信號。

作為本發(fā)明的時間數(shù)字轉(zhuǎn)換電路的一種優(yōu)選方案，所述控制電壓信號為延遲鎖定環(huán)的輸出控制電壓信號或?yàn)殒i相環(huán)的延遲控制電壓信號。

如上所述，本發(fā)明的時間數(shù)字轉(zhuǎn)換電路具有如下有益效果：本發(fā)明的時間數(shù)字轉(zhuǎn)換電路中所用的數(shù)字電路較少，總體體積較?。煌瑫r，本發(fā)明的時間數(shù)字轉(zhuǎn)換電路中只有一個D觸發(fā)器會發(fā)生從0到1的翻轉(zhuǎn)，時間數(shù)字轉(zhuǎn)換電路的輸出為“…0000010000….”格式，因此無需相位檢測電路進(jìn)行檢測即可以直接編碼輸出，從而進(jìn)一步減小了時間數(shù)字轉(zhuǎn)換電路的體積，降低生產(chǎn)成本。

附圖說明

圖1顯示為現(xiàn)有技術(shù)中的時間數(shù)字轉(zhuǎn)換電路的示意圖。

圖2顯示為現(xiàn)有技術(shù)中的時間數(shù)字轉(zhuǎn)換電路中的相位檢測模塊的電路示意圖。

圖3顯示為本發(fā)明的時間數(shù)字轉(zhuǎn)換電路的示意圖。

圖4顯示為本發(fā)明的時間數(shù)字轉(zhuǎn)換電路的仿真時序圖。

元件標(biāo)號說明

1 壓控延遲鏈

11 量化處理模塊

111 第一壓控延遲單元

112 第一緩沖器

12 第一平衡單元

121 第二緩沖器

13 第二平衡單元

131 第二壓控延遲單元

132 第三緩沖器

2 檢測模塊

21 D觸發(fā)器

22 或門

3 隔離模塊

31 第四緩沖器

4 編碼器

具體實(shí)施方式

以下通過特定的具體實(shí)例說明本發(fā)明的實(shí)施方式，本領(lǐng)域技術(shù)人員可由本說明書所揭露的內(nèi)容輕易地了解本發(fā)明的其他優(yōu)點(diǎn)與功效。本發(fā)明還可以通過另外不同的具體實(shí)施方式加以實(shí)施或應(yīng)用，本說明書中的各項(xiàng)細(xì)節(jié)也可以基于不同觀點(diǎn)與應(yīng)用，在沒有背離本發(fā)明的精神下進(jìn)行各種修飾或改變。

請參閱圖3至圖4。需要說明的是，本實(shí)施例中所提供的圖示僅以示意方式說明本發(fā)明的基本構(gòu)想，雖圖示中僅顯示與本發(fā)明中有關(guān)的組件而非按照實(shí)際實(shí)施時的組件數(shù)目、形狀及尺寸繪制，其實(shí)際實(shí)施時各組件的型態(tài)、數(shù)量及比例可為一種隨意的改變，且其組件布局型態(tài)也可能更為復(fù)雜。

請參閱圖3，本發(fā)明提供一種時間數(shù)字轉(zhuǎn)換電路，所述時間數(shù)字轉(zhuǎn)換電路包括：壓控延遲鏈1，所述壓控延遲鏈1包括第一輸入端、第二輸入端及多個輸出端；所述壓控延遲鏈1的第一輸入端與第一輸入信號IN1相連接，所述壓控延遲鏈1的第二輸入端與控制電壓信號Vctrl相連接；所述壓控延遲鏈1適于將所述第一輸入信號IN1進(jìn)行量化處理，以得到多相位采樣時鐘信號并輸出，本實(shí)施例中，如圖3所示，所述壓控延遲鏈1對所述第一輸入信號IN1進(jìn)行量化處理后，得到Clk[0]、Clk[1]、Clk[2]…Clk[n-1]及CLK[n]共n+1個采樣時鐘信號；檢測模塊2，所述檢測模塊2包括第一輸入端、第二輸入端、第三輸入端、多個第四輸入端及多個與所述第四輸入端一一對應(yīng)的輸出端；所述檢測模塊2的第一輸入端與第一復(fù)位信號Rst_P相連接，所述檢測模塊2的第二輸入端與第二輸入信號IN2相連接，所述檢測模塊2的第三輸入端與第二復(fù)位信號Rst_N相連接，所述檢測模塊2的第四輸入端與所述壓控延遲鏈1的輸出端一一對應(yīng)連接；所述檢測模塊2適于每次檢測前在所述第一復(fù)位信號Rst_P的作用下復(fù)位，以使得所述檢測模塊2的輸出端輸出為低電平，并適于在一所述第四輸入端輸入的所述采樣時鐘信號首先檢測到所述第二輸入信號IN2的高電平時，與所述第四輸入端相對應(yīng)的所述輸出端的輸出由低電平翻轉(zhuǎn)為高電平；隔離模塊3，所述隔離模塊3包括輸入端及輸出端；所述隔離模塊3的輸入端與所述檢測模塊2的輸出端相連接；編碼器4，所述編碼器4包括輸入端及輸出端；所述編碼器4的輸入端與所述隔離模塊3的輸出端相連接適于將所述檢測模塊2輸出的信號編碼后輸出。

作為示例，所述第一輸入信號IN1可以為周期型信號，也可以為階躍型信號；所述控制電壓信號Vctrl可以為延遲鎖定環(huán)(DLL)的輸出控制電壓，也可以為鎖相環(huán)(PLL)的延遲控制電壓；所述第二復(fù)位信號Rst_N可以為外部輸入信號，也可以為直接接到地上以節(jié)省外部輸入PAD的個數(shù)。

作為示例，所述第一輸入信號IN1滯后所述第二輸入信號IN2一定的時間間隔。

作為示例，所述壓控延遲鏈1包括量化處理模塊11及平衡模塊；所述量化處理模塊11包括n+1個第一壓控延遲單元111及n+1個第一緩沖器112，其中，n為大于等于1的整數(shù)；所述第一壓控延遲單元111包括第一輸入端、第二輸入端及輸出端，所述第一壓控延遲單元111依據(jù)所述第一輸入端及所述輸出端依次串接，且所述第一壓控延遲單元111的第二輸入端均與所述第一控制信號Vctrl相連接，第一個所述第一壓控延遲單元111的第一輸入端與所述第一輸入信號IN1相連接；每個所述第一壓控延遲單元111的延遲時間為Δt，由輸入的控制電壓Vctrl所控制；所述第一緩沖器112包括輸入端及輸出端，所述第一緩沖器112的輸入端與與其相對應(yīng)的所述第一壓控延遲單元111的輸出端相連接；所述量化處理模塊11適于將所述第一輸入信號IN1進(jìn)行量化處理，以生成n+1個采樣時鐘信號Clk[0]、Clk[1]、Clk[2]…Clk[n-1]及CLK[n]；所述平衡模塊包括第一平衡單元12及第二平衡單元13；所述第一平衡單元12包括一第二緩沖器121，所述第二緩沖器121的輸入端與所述第一輸入信號IN1及第一個所述第一壓控延遲單元111的第一輸入端相連接；所述第二平衡單元13包括一第二壓控延遲單元131及一第三緩沖器132，所述第二壓控延遲單元131的第二輸入端與所述第一控制信號Vctrl相連接，所述第二壓控延遲單元131的第一輸入端與第n+1個所述第一壓控延遲單元111的輸出端相連接；所述第三緩沖器132的輸入端與所述第二壓控延遲單元131的輸出端相連接；所述平衡模塊適于平衡所述量化處理模塊11中各級所述第一壓控延遲單元111的負(fù)載，以使得各級所述第一壓控延遲單元111之間的延遲相同；具體的，所述第一平衡單元12用于平衡第一級所述第一壓控延遲單元111與其他各級所述第一壓控延遲單元111的輸入負(fù)載，所述第二平衡單元13用于平衡所述第n+1級所述第一壓控延遲單元111與其他各級所述第一壓控延遲單元111的輸出負(fù)載。

作為示例，所述檢測模塊2包括：n+1級D觸發(fā)器21及n級或門22；所述D觸發(fā)器21包括第一輸入端、第二輸入端、高電平復(fù)位端Rn、低電平復(fù)位端Rp及輸出端Q，所述或門22包括第一輸入端、第二輸入端及輸出端；各級所述D觸發(fā)器21的第一輸入端與所述壓控延遲鏈1的輸出端一一對應(yīng)連接，即各級所述D觸發(fā)器21的第一輸入端分別與所述壓控延遲鏈1中同一級的所述第一緩沖器112的輸出端相連接，各級所述D觸發(fā)器21的第二輸入端均與所述第二輸入信號IN2相連接，各級所述D觸發(fā)器21的低電平復(fù)位端Rp均與所述第一復(fù)位信號Rst_P相連接，第一級所述D觸發(fā)器21的高電平復(fù)位端Rn與所述第二復(fù)位信號Rst_N相連接，后續(xù)各級所述D觸發(fā)器21的高電平復(fù)位端Rn與位于其上一級或門22的輸出端相連接；各級所述或門22的第一輸端與與其位于同一級所述D觸發(fā)器21的輸出端Q相連接，第一級所述或門22的第二輸入端與所述第二復(fù)位信號Rst_N相連接，后續(xù)各級所述或門22的第二輸入端與位于其上一級所述或門22的輸出端相連接。

作為示例，所述隔離模塊3包括n+1級第四緩沖器31，所述第四緩沖器31包括輸入端及輸出端，各級所述第四緩沖器31的輸入端與與其位于同一級的所述D觸發(fā)器21的輸出端Q相連接，各級所述第四緩沖器31的輸出端均與所述編碼器4的輸入端相連接，所述第四緩沖器31輸出n+1個OUT[u:0]信號，n+1個輸出信號OUT[u:0]輸入到所述編碼器4中即可以編碼成Aout[m:0]位數(shù)字輸出。以傳統(tǒng)時間數(shù)字轉(zhuǎn)換電路為例，n＝31，即所述時間數(shù)字轉(zhuǎn)換電路中就有32個所述D觸發(fā)器21，所述編碼器4可以為32到5的編碼器。所述隔離模塊3用于將所述編碼器4的輸入端與與其對應(yīng)的所述或門22的輸入端隔離開。

本發(fā)明的時間數(shù)字轉(zhuǎn)換電路的工作原理為：在每次測量之前，所述第一復(fù)位信號Rst_P將所述時間睡轉(zhuǎn)換電路中的所述D觸發(fā)器21復(fù)位，使得各級所述D觸發(fā)器21的輸出均為0；當(dāng)所述壓控延遲鏈1生成n+1個采樣時鐘信號Clk[0]、Clk[1]、Clk[2]…Clk[n-1]及CLK[n]之后，所述n+1個采樣時鐘信號Clk[0]、Clk[1]、Clk[2]…Clk[n-1]及CLK[n]分別輸入至與其相對應(yīng)的所述D觸發(fā)器21中，一旦所述n+1個采樣時鐘信號Clk[0]、Clk[1]、Clk[2]…Clk[n-1]及CLK[n]中某一個采樣時鐘信號Clk[i]首先檢測到所述第二輸入信號IN2的高電平，則與其對應(yīng)的所述D觸發(fā)器21(即第i+1級所述D觸發(fā)器21)的輸出端Q的輸出會發(fā)生0到1的翻轉(zhuǎn)，該D觸發(fā)器21跳轉(zhuǎn)到高電平時，與所述D觸發(fā)器21對應(yīng)的所述或門22(即第i+1級所述或門22)的第一輸入端即為高電平，從而使得該或門22的輸出也翻轉(zhuǎn)為高電平，由于所述或門22的輸出與位于其下一級的所述D觸發(fā)器的高電平復(fù)位端Rn相連接，當(dāng)?shù)趇級所述或門22的輸出為高電平時，位于其后的所述D觸發(fā)器21(即第i+2級所述D觸發(fā)器21)復(fù)位。同時，由于第i+1級所述或門22的輸出也是第i+2級所述或門22的輸入，因此，第i+2級所述或門22的輸出也會翻轉(zhuǎn)為高電平，從而使得第i+3級所述D觸發(fā)器21復(fù)位。以此類推，第i+3級之后的各級所述D觸發(fā)器21均會被復(fù)位，使得最終n+1個輸出為“…0000010000….”格式。這種輸出格式，n+1個所述D觸發(fā)器21只有一個會發(fā)生從0到1的翻轉(zhuǎn)，因此無需相位檢測電路來檢測，可以直接編碼輸出。

請參閱圖4，圖4為本發(fā)明的時間數(shù)字轉(zhuǎn)換電路的仿真時序圖，仿真中將所述第二復(fù)位信號Rst_N接地，因此沒在時序圖上給出。以n＝31為例，所述第一復(fù)位信號Rst_P在仿真開始時對所有的所述D觸發(fā)器21進(jìn)行復(fù)位使得輸出都為低電平，所述第一輸入信號IN1和所述第二輸入信號IN2作為兩個輸入信號，其中所述第一輸入信號IN1滯后所述第二輸入信號IN2時間間隔T。所述第一輸入信號IN1進(jìn)入到所述壓控延遲鏈1中，生成多相位采用時鐘Clk[0]、Clk[1]、Clk[2]……Clk[31]，從圖4中可以看出采樣時鐘信號Clk[9]首先采樣到所述第二輸入信號IN2的高電平，因此對應(yīng)的輸出OUT[9]發(fā)生0到1的翻轉(zhuǎn)。由于OUT[9]是第十個輸出，因而本發(fā)明的時間數(shù)字轉(zhuǎn)換電路所測得的時間間隔T1＝10Δt，測量誤差e＝|T-T1|≤Δt。其中輸入的兩個信號所述第一輸入信號IN1和所述第二輸入信號IN2的時間間隔差T≤32×Δt。

綜上所述，本發(fā)明提供一種時間數(shù)字轉(zhuǎn)換電路，所述時間數(shù)字轉(zhuǎn)換電路包括：壓控延遲鏈，包括第一輸入端、第二輸入端及多個輸出端；所述壓控延遲鏈的第一輸入端與第一輸入信號相連接，所述壓控延遲鏈的第二輸入端與控制電壓信號相連接；所述壓控延遲鏈適于將所述第一輸入信號進(jìn)行量化處理，以得到多相位采樣時鐘信號并輸出；檢測模塊，包括第一輸入端、第二輸入端、第三輸入端、多個第四輸入端及多個與所述第四輸入端一一對應(yīng)的輸出端；所述檢測模塊的第一輸入端與第一復(fù)位信號相連接，所述檢測模塊的第二輸入端與第二輸入信號相連接，所述檢測模塊的第三輸入端與第二復(fù)位信號相連接，所述檢測模塊的第四輸入端與所述壓控延遲鏈的輸出端一一對應(yīng)連接；所述檢測模塊適于每次檢測前在所述第一復(fù)位信號的作用下復(fù)位，以使得所述檢測模塊的輸出端輸出為低電平，并適于在一所述第四輸入端輸入的所述采樣時鐘信號首先檢測到所述第二輸入信號的高電平時，與所述第四輸入端相對應(yīng)的所述輸出端的輸出由低電平翻轉(zhuǎn)為高電平；隔離模塊，包括輸入端及輸出端；所述隔離模塊的輸入端與所述檢測模塊的輸出端相連接；編碼器，包括輸入端及輸出端；所述編碼器的輸入端與所述隔離模塊的輸出端相連接適于將所述檢測模塊輸出的信號編碼后輸出。本發(fā)明的時間數(shù)字轉(zhuǎn)換電路中所用的數(shù)字電路較少，總體體積較?。煌瑫r，本發(fā)明的時間數(shù)字轉(zhuǎn)換電路中只有一個D觸發(fā)器會發(fā)生從0到1的翻轉(zhuǎn)，時間數(shù)字轉(zhuǎn)換電路的輸出為“…0000010000….”格式，因此無需相位檢測電路進(jìn)行檢測即可以直接編碼輸出，從而進(jìn)一步減小了時間數(shù)字轉(zhuǎn)換電路的體積，降低生產(chǎn)成本。

上述實(shí)施例僅例示性說明本發(fā)明的原理及其功效，而非用于限制本發(fā)明。任何熟悉此技術(shù)的人士皆可在不違背本發(fā)明的精神及范疇下，對上述實(shí)施例進(jìn)行修飾或改變。因此，舉凡所屬技術(shù)領(lǐng)域中具有通常知識者在未脫離本發(fā)明所揭示的精神與技術(shù)思想下所完成的一切等效修飾或改變，仍應(yīng)由本發(fā)明的權(quán)利要求所涵蓋。