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基于優(yōu)化并行碼相位搜索的gps捕獲電路的制作方法

文檔序號:10723204閱讀:545來源:國知局
基于優(yōu)化并行碼相位搜索的gps捕獲電路的制作方法
【專利摘要】本發(fā)明公開一種基于優(yōu)化并行碼相位搜索的GPS捕獲電路,包括:下變頻電路、下采樣電路、快速傅里葉變換電路、延時電路、C/A碼生成電路、反傅里葉變換電路、相干積分電路、求模電路、非相干積分電路、門限判決電路;在IFFT運算中不必對輸出數(shù)據(jù)進行重排序,最終只需對最大峰均比所在位置進行位比特反轉(zhuǎn),得到接收信號C/A碼相位,從而節(jié)省了IFFT模塊中存儲器的消耗;并且本方案可用于捕獲GPS的任意衛(wèi)星信號,在硬件資源充沛的情況下,可在不改變頻率搜索步長的前提下成倍提高捕獲速度,冷啟動捕獲時間為1.17秒,熱啟動捕獲時間小于0.5秒,同時捕獲靈敏度可以達到‐145dBm,從而保證在信號極弱時也可以完成捕獲。
【專利說明】
基于優(yōu)化并行碼相位搜索的GPS捕獲電路
技術(shù)領(lǐng)域
[0001]本發(fā)明屬于GPS全球衛(wèi)星定位技術(shù)領(lǐng)域,特別涉及一種優(yōu)化后的并行碼相位搜索 捕獲架構(gòu)。
【背景技術(shù)】
[0002] GPS是全球定位系統(tǒng)(Global Positioning System)的簡稱,由美國國防部于上世 紀70年代所提出,是一個基于人造衛(wèi)星,面向全球的全天候無線電定位,定時系統(tǒng)。GPS系統(tǒng) 主要由三個獨立部分組成:空間星座部分,地面監(jiān)控部分和用戶設(shè)備部分。空間星座部分起 初由21顆工作衛(wèi)星和3顆備用衛(wèi)星構(gòu)成,但目前處于正常運行狀態(tài)的衛(wèi)星數(shù)目已超過30顆, 這些衛(wèi)星分布在6個軌道上;地面監(jiān)控部分主要由分布在全球的1個主控站(位于美國科羅 拉多州春田市),4個注入站和6個監(jiān)測站組成,主要負責衛(wèi)星的監(jiān)測,星歷的計算和發(fā)送,數(shù) 據(jù)采集等;用戶設(shè)備部分(即GPS接收機)的主要任務(wù)是跟蹤可見GPS衛(wèi)星,對接收到的衛(wèi)星 無線電信號經(jīng)過數(shù)據(jù)處理后獲得定位所需的測量值和導(dǎo)航信息,最后完成對用戶的定位運 算和導(dǎo)航任務(wù)。
[0003] GPS接收機主要由3個部分組成:射頻前端,基帶信號處理以及用戶位置解算。其 中,基帶信號處理是GPS接收機的核心部分,主要包括捕獲和跟蹤模塊,捕獲是一個對衛(wèi)星 的多普勒頻偏和C/A碼相位的二維搜索過程,捕獲模塊輸出當前可見的衛(wèi)星號,多普勒頻偏 和C/A碼相位;跟蹤模塊完成對衛(wèi)星的后續(xù)跟蹤任務(wù),輸出導(dǎo)航信息比特和偽距信息用于后 續(xù)的用戶位置解算。而捕獲架構(gòu)主要可以分為3種:串行搜索架構(gòu)(SS),并行頻率搜索架構(gòu) (PFS)和并行碼相位搜索架構(gòu)(PCS):
[0004] 串行搜索架構(gòu)(SS):串行搜索架構(gòu)是最傳統(tǒng)的架構(gòu),包括1)與本地中頻載波相乘; 2)與本地CA碼相乘;3)相干積分;4)取模;5)非相干積分。該架構(gòu)特點是實現(xiàn)簡單,硬件消耗 少,但其對頻率和碼相位進行串行搜索,捕獲時間非常長。
[0005] 并行頻率搜索架構(gòu)(PFS):并行頻率搜索架構(gòu)將頻率搜索過程并行化,該結(jié)構(gòu)可以 同時搜索Nb個碼相位,圖中每次可以同時得到N B個碼相位的一次相干積分結(jié)果,但FFT是針 對同一路的多個相干積分結(jié)果,所以在FFT之前需要一個兵兵結(jié)構(gòu)的緩存(Ping-pong buffer)完成重排序的功能。該架構(gòu)的特點是省去了頻率搜索的過程,節(jié)約了捕獲時間。但 該架構(gòu)也存在缺陷:對于頻偏較大的情況,存在信號的靈敏度損失,該頻偏損失與sinc(3i fdN ch/fs)成正比,其中Nch是相干積分的次數(shù)(這里,相干積分的目的是對信號進行平滑,以 減少后續(xù)FFT的點數(shù)),f s是信號的采樣率,fd表示多普勒頻偏;其次,F(xiàn)FT的頻域解析度也會 導(dǎo)致額外的靈敏度損失。
[0006] 并行碼搜索架構(gòu)(PCS):并行碼搜索架構(gòu)將碼搜索過程并行化,該架構(gòu)的優(yōu)點是只 需對頻偏做搜索,省去了碼相位的搜索過程,節(jié)約了捕獲時間。該架構(gòu)的缺點是FFT點數(shù)必 須是2的冪次,這就限制了信號的采樣率,否則就需要通過額外的處理(例如平均采樣電路) 來滿足FFT點數(shù)的限制;此外,有時候為了降低FFT的點數(shù)(如果信號采樣率比較高),也需要 平均采樣電路完成降采樣。該架構(gòu)可以同時搜索Nb個頻點,但是該架構(gòu)需要消耗大量的FFT 單元。

【發(fā)明內(nèi)容】

[0007] 本發(fā)明為解決上述技術(shù)問題,提出了一種基于優(yōu)化并行碼相位搜索的GPS捕獲電 路,用于提高GPS捕獲模塊的搜索速度。
[0008] 本發(fā)明采用的技術(shù)方案是:基于優(yōu)化并行碼相位搜索的GPS捕獲電路,包括:下變 頻電路、下采樣電路、快速傅里葉變換電路、延時電路,C/A碼生成電路、反傅里葉變換電路、 相干積分電路、求模電路、非相干積分電路、門限判決電路;
[0009] 數(shù)字中頻信號作為下變頻電路的輸入,所述下變頻電路的輸出作為下采樣電路輸 入,所述下采樣電路的輸出作為快速傅里葉變換電路的輸入,所述快速傅立葉變換的輸出 作為延時電路的輸入,通過延時電路輸出得到第一信號;所述延時電路的輸出與C/A碼生成 電路的輸出相乘得到的第二信號作為反傅里葉變換電路的輸入,所述第二信號包括若干支 路信號,所述反傅里葉變換電路的輸出作為相干積分電路的輸入,所述相干積分電路的輸 出作為求模電路的輸入,所述求模電路的輸出作為非相干積分電路的輸入,所述非相干積 分電路的輸出作為門限判決線路的輸入,所述門限判決電路輸出判決結(jié)果;
[0010] 所述下變頻電路包括:第一存儲模塊、數(shù)據(jù)轉(zhuǎn)換器、數(shù)字頻率合成器;所述數(shù)字中 頻信號首先存儲到第一存儲模塊,第一存儲模塊的輸出作為數(shù)據(jù)轉(zhuǎn)換器的輸入,所述數(shù)據(jù) 轉(zhuǎn)換器的輸出與數(shù)字頻率合成器的輸出相乘的結(jié)果作為下變頻電路的輸出;
[0011] 所述下采樣電路包括:低通濾波器、8倍下采樣模塊、第二存儲器;所述低通濾波器 的輸出作為8倍下采樣模塊的輸入,所述8倍下采樣模塊的輸出作為第二存儲器的輸入,所 述第二存儲器的輸出作為下采樣電路的輸出;
[0012] 所述快速傅立葉變換模塊包括:第一快速傅里葉變換單元,所述下采樣電路的輸 出作為快速傅里葉變換模塊的輸出;
[0013] 所述延時電路包括若干延時單元,所述若干延時單元排成陣列形式,每一個延時 單元對應(yīng)一路第一信號中的支路信號,用于對該路信號進行一個時鐘周期的延時,且所述 延時電路的輸入為快速傅里葉變換模塊的輸出,若干延時單元的輸出一起作為延時電路的 輸出;
[0014] 所述C/A碼生成電路包括:C/A碼生成器、第二快速傅里葉變換單元、碼偏補償單 元;所述C/A碼生成器產(chǎn)生的C/A碼作為第二快速傅立葉變換單元的輸入,所述第二快速傅 立葉變換單元的輸出與碼偏補償單元相乘的結(jié)果作為C/A碼生成電路的輸出;
[0015] 所述反傅里葉變換電路包括若干反傅里葉變換單元,所述若干反傅里葉變換單元 排成陣列形式,每一個反傅里葉變換單元對應(yīng)一路第二信號中的支路信號,用于對該路信 號進行以1kHz為間隔的頻域搜索的并行化;
[0016] 所述相干積分電路包括若干相干積分運算單元,所述若干相干積分運算單元排成 整列形式,每一個相干積分運算單元對應(yīng)一個反傅里葉變換單元;
[0017] 所述求模電路包括若干求模運算單元,所述若干求模運算單元排成陣列形式,每 一個求模運算單元對應(yīng)一個相干積分運算單元;
[0018] 所述非相干積分電路包括若干非相干積分運算單元,所述若干非相干積分運算單 元排列成陣列形式,每一個非相干積分運算單元對應(yīng)一個求模運算單元;
[0019] 所述門限判決電路包括:峰均比計算電路、第一峰均比比較模塊、第二峰均比比較 模塊;所述峰均比計算模塊包括若干峰均比計算單元,所述若干峰均比計算單元排成陣列 形式,每一個峰均比計算單元對應(yīng)一個非相干積分計算單元;所述峰均比計算模塊的輸出 作為第一峰均比比較模塊的輸入,所述第一峰均比比較模塊的輸出作為第二峰均比比較模 塊的輸入。
[0020] 進一步地,所述第一存儲器深度為1638400,寬度為2比特,寫入時鐘為16.386MHz, 讀取時鐘為147.456MHz。
[0021 ] 進一步地,所述低通濾波器通帶帶寬為2.046MHz。
[0022] 進一步地,所述第二存儲器深度為204800。
[0023] 進一步地,所述碼偏補償單元為旋轉(zhuǎn)因子。
[0024]本發(fā)明的有益效果:本發(fā)明的基于優(yōu)化并行碼相位搜索的GPS捕獲電路,包括:下 變頻電路、下采樣電路、快速傅里葉變換電路、延時電路、C/A碼生成電路、反傅里葉變換電 路、相干積分電路、求模電路、非相干積分電路、門限判決電路;在反傅里葉變換IFFT運算中 本申請不必對輸出數(shù)據(jù)進行重排序,最終只需對最大峰均比所在位置進行位比特反轉(zhuǎn),得 到接收信號C/A碼相位,從而節(jié)省了 IFFT模塊中存儲器的消耗;并且本申請的技術(shù)方案符合 GPS通用接收機的工程參數(shù)設(shè)計,可用于捕獲GPS的任意衛(wèi)星信號,在硬件資源充沛的情況 下,可以在不改變頻率搜索步長的前提下成倍提高捕獲的速度,本申請的方案相比PCS架構(gòu) 速度提升了 10倍,冷啟動捕獲時間為1.17秒,熱啟動捕獲時間小于0.5秒,同時捕獲的靈敏 度可以達到_145dBm,從而保證在信號極弱時也可以完成捕獲。
【附圖說明】
[0025] 圖1為改進型并行碼相位搜索架構(gòu)的示意圖。
[0026] 圖2為相干或非相干積分結(jié)構(gòu)的示意圖。
[0027]圖3為捕獲模塊架構(gòu)的示意圖。
【具體實施方式】
[0028] 為便于本領(lǐng)域技術(shù)人員理解本發(fā)明的技術(shù)內(nèi)容,下面結(jié)合附圖對本
【發(fā)明內(nèi)容】
進一 步闡釋。
[0029] 如圖1所示為本發(fā)明的核心架構(gòu)改進型并行碼相位搜索PCS*型架構(gòu),具體的將在 后面本申請如圖3所示的技術(shù)方案中進行詳細闡述。
[0030] 以下結(jié)合附圖進行說明,根據(jù)數(shù)字信號處理的理論,去載波的過程可以通過頻域 的移位來實現(xiàn)。對于lms的FFT而言,頻域移動一個采樣點就相當于乘以ΙΚΗζ的載波。于是我 們得到了改進型的多路并行PCS結(jié)構(gòu),如圖1所示,該結(jié)構(gòu)節(jié)省了部分FFT模塊,可以同時搜 索Nb個頻點{…,fiF-2000,fiF-1000,fiF,fiF+1000,fiF+2000,…}。
[0031] 本申請對55、??5、?05、?05*四種架構(gòu)進行了搜索精度和硬件復(fù)雜度對比,如表1所 示:
[0032]表1四種捕獲架構(gòu)的對比
[0035] 這里,SS和PFS型架構(gòu)的搜索并行度Nb = 200。由于C/A碼的值為±1,所以SS和PFS 型架構(gòu)中與本地C/A碼的相乘不需要消耗乘法器,只需在相干累加時做相應(yīng)的加減法即可。 在搜索精度上,SS,PFS,PCS和PCS*型架構(gòu)都采用1/2碼片的C/A碼相位和50Hz的頻偏搜索精 度,也就是頻偏搜索步長,本申請中的搜索范圍為± 10kHz,所以,PCS和PCS*型架構(gòu)中FFT的 點數(shù)為2048;三種架構(gòu)都采用10ms相干積分和10次非相干積分。PFS型架構(gòu)中相干積分次數(shù) Nch= 10,所以FFT點數(shù)也正好為2048點,故其頻域解析度只有1000Hz,由于頻域解析度過低, 本申請對PFS架構(gòu)不予考慮。表1中,對上述架構(gòu)的單顆衛(wèi)星搜索時間,復(fù)數(shù)乘法器個數(shù)和復(fù) 數(shù)加法器個數(shù)進行了統(tǒng)計,其中2048點FFT采用基2SDF型架構(gòu)(9個復(fù)數(shù)乘法器和11個復(fù)數(shù) 加法器),基2SDF型架構(gòu)即基2單路徑延時反饋結(jié)構(gòu),是目前較為通用的流水線型FFT實現(xiàn)方 案,也是目前FPGA中流水線型FFT的IP核一般采用的結(jié)構(gòu)。為了計算架構(gòu)的硬件效率,即單 位面積的吞吐率,將乘法器的硬件復(fù)雜度按10:1的比例換算成加法器,即1個乘法器面積= 10個加法器面積,并將SS型架構(gòu)的硬件效率歸一化,得到其它架構(gòu)的硬件效率估計。統(tǒng)計結(jié) 果如表1所示,改進型并行碼相位搜索架構(gòu)在硬件效率上有很大的優(yōu)勢,所以本申請采用 PCS*型架構(gòu)。
[0036] 如圖3所示,為本申請基于優(yōu)化并行碼相位搜索PCS*型架構(gòu)所得到的捕獲模塊的 架構(gòu)圖,本申請的技術(shù)方案是:基于優(yōu)化并行碼相位搜索的GPS捕獲電路,包括:下變頻電 路、下采樣電路、快速傅里葉變換電路、C/A碼生成電路、反傅里葉變換電路、相干積分電路、 求模電路、非相干積分電路、門限判決電路;
[0037]所述下變頻電路包括:第一存儲模塊IF_RAM、數(shù)據(jù)轉(zhuǎn)換器Data_c〇nVert、數(shù)字頻率 合成器DDS;數(shù)字中頻信號首先被存儲到第一存儲器IF_RAM中,IF_RAM的深度為1638400,寬 度為2比特,即存儲100ms的中頻數(shù)據(jù),本申請采用10ms相干積分和10次非相干積分,捕獲模 塊的處理時鐘采用147.456MHz。由于ADC采樣芯片MAX2769對采樣數(shù)據(jù)進行了 2比特編碼,需 要數(shù)據(jù)轉(zhuǎn)換器Data_C〇nVert將2比特編碼的中頻數(shù)據(jù)轉(zhuǎn)換為二進制補碼形式,然后與直接 數(shù)字頻率合成器DDS產(chǎn)生的本地正交載波相乘,本申請中頻偏搜索范圍設(shè)定為-10kHz~+ 10kHz,頻域搜索步長為50Hz,由于采用改進型并行碼相位搜索架構(gòu)PCS*,DDS模塊只需完成 1kHz 內(nèi)的頻域搜索,即頻點[2565000,2565050,2565100,2565150,2565200,2565250, 2565300,2565350,2565400,2565450,2565500,2565550,2565600,2565650,2565700, 2565750,2565800,2565850,2565900,2565950]Hz 〇
[0038]所述下采樣電路包括:低通濾波器LPF、8倍下采樣模塊、第二存儲器RAM;下變頻后 的基帶信號通過低通濾波器LPF,濾波器的帶寬為2.046MHz,該低通濾波器用于濾除帶外噪 聲并為后續(xù)下采樣做防混疊準備,本申請的低通濾波器LPF選用54階FIR濾波器。經(jīng)過LPF 后,對信號做8倍下采樣,以降低后面FFT運算的點數(shù),經(jīng)8倍下采樣后,1個C/A碼周期lms內(nèi) 的點數(shù)為2048,碼相位搜索精度約為1/2碼片,由于下采樣后的信號是不連續(xù)的,而流水線 型快速傅里葉變換模塊FFT可以連續(xù)地做FFT運算,所以需要將下采樣后的信號存入第二存 儲器RAM中,第二存儲器深度為204800,然后再連續(xù)地讀取。
[0039]所述快速傅立葉變換電路包括:第一快速傅里葉變換單元,完成2048點FFT運算;
[0040] 所述延時電路包括:若干延時單元,若干延時單元排成陣列形式,每一個延時單元 對應(yīng)一路信號,用于對該路信號進行一個時鐘周期的延時,得到若干第一支路信號。
[0041] 所述C/A碼生成電路包括:C/A碼生成器、第二快速傅里葉變換單元、碼偏補償單 元;所述20路頻域信號與某顆衛(wèi)星的本地C/A碼的FFT結(jié)果相乘,本地C/A碼的FFT結(jié)果需要 做碼偏移補償,對第i路C/A碼的FFT結(jié)果乘以一個相應(yīng)的旋轉(zhuǎn)因子%得到碼偏移補償后 的本地C/A碼頻域結(jié)果。
[0042]
,時間t表示當前FFT處理的是第t個毫秒的數(shù)據(jù), int表示四舍五入的取整操作。
[0043] 所述反傅里葉變換電路包括若干反傅里葉變換單元,所述若干反傅里葉變換單元 排成陣列形式,每一個反傅里葉變換單元對應(yīng)延時電路的輸出與C/A碼生成電路的輸出相 乘得到的20路第二信號中的一個支路信號,用于對20路反傅里葉快速變換模塊的IFFT運算 完成以1kHz為間隔的頻域搜索的并行化。
[0044] 所述相干積分電路包括若干相干積分運算單元,所述若干相干積分運算單元排成 整列形式,每一個相干積分運算單元對應(yīng)一個反傅里葉變換單元;所述相干積分運算單元 為10ms相干積分,所述非相干積分運算單元為10次非相干積分。
[0045] 所述求模電路包括若干求模運算單元,所述若干求模運算單元排成陣列形式,每 一個求模運算單元對應(yīng)一個相干積分運算單元;
[0046] 所述非相干積分電路包括若干非相干積分運算單元,所述若干非相干積分運算單 元排列成陣列形式,每一個非相干積分運算單元對應(yīng)一個求模運算單元。
[0047] 所述門限判決電路包括:峰均比計算電路、第一峰均比比較模塊、第二峰均比比較 模塊;所述峰均比計算模塊包括若干峰均比計算單元,所述若干峰均比計算單元排成陣列 形式,每一個峰均比計算單元對應(yīng)一個非相干積分計算單元;所述峰均比計算模塊的輸出 作為第一峰均比比較模塊的輸入,所述第一峰均比比較模塊的輸出作為第二峰均比比較模 塊的輸入。
[0048] 將積分結(jié)果的最大峰均比與捕獲門限比較,若最大峰均比大于捕獲門限,則輸出 衛(wèi)星號sat_num,C/A碼相位codephase和多普勒頻偏freq_doppler。值得注意的是,反傅里 葉變換單元IFFT運算中本申請不必對輸出數(shù)據(jù)進行重排序,最終只需對最大峰均比所在位 置進行位比特反轉(zhuǎn),得到接收信號C/A碼相位,從而節(jié)省了 IFFT模塊中存儲器的消耗。
[0049] 本申請中的相干積分和非相干積分運算單元的結(jié)構(gòu)如圖2所示,本申請以相干積 分運算單元為例進行說明,相干積分運算單元是一個累加器結(jié)構(gòu),第一個C/A碼周期直接將 輸入數(shù)據(jù)存入相干積分運算單元自帶的存儲器RAM,之后的周期需要將當前輸入數(shù)據(jù)與前 一次累加結(jié)果從相干積分運算單元自帶的存儲器RAM讀出,然后相加,當累加次數(shù)達到10次 后(10ms相干積分,10次非相干積分),將累加結(jié)果輸出。并且本申請中的相干積分和非相干 積分運算單元中的存儲器RAM的深度均為2048。
[0050] 本申請的捕獲過程共需做20次串行頻偏搜索,每次冷啟動包含32顆衛(wèi)星的串行搜 索,捕獲過程共需時間1.17秒;而熱啟動只搜索上次關(guān)機時保存的衛(wèi)星,捕獲時間小于0.5 秒,本申請采用8個跟蹤通道,最多能同時跟蹤8顆衛(wèi)星,所以熱啟動時捕獲模塊至多需要搜 索8顆衛(wèi)星。
[0051] 測試結(jié)果
[0052] 1)性能測試
[0053]為了測試本發(fā)明對GPS衛(wèi)星的捕獲速度和精確度,我們完成了整個GPS接收機的實 現(xiàn),包括天線,F(xiàn)PGA板,射頻板和PC,天線采用的是有源GPS天線,接收頻率范圍為1575.42 土 1MHz,F(xiàn)PGA采用Xi 1 inx的KC705開發(fā)板,F(xiàn)PGA型號是Kintex7 XC7K325T,射頻板采用美信 (Maxim)公司的MAX2769 GPS射頻芯片,F(xiàn)PGA板和射頻板使用FMC(FPGA Mezzanine Cards) 接口連接,F(xiàn)PGA板與PC之間用以太網(wǎng)口通信。
[0054] 表2是本發(fā)明在Xilinx Kintex7 XC7K325T FPGA上完成綜合(Synthesize)和實現(xiàn) (Implement)最終的資源消耗情況,顯然時序已經(jīng)得到收斂,查找表(LUT)是FPGA內(nèi)用于邏 輯運算的基本單元,寄存器(Register)是FPGA內(nèi)部基本的時序單元,BRAM是FPGA內(nèi)部存儲 單元,分為 RAMB18E1 和 RAMB36E1,這里已經(jīng)將 RAMB36E1 折算成 RAMB18E1,DSP48E1 是 FPGA 內(nèi) 部的DSP運算單元,主要完成乘累加操作,括號內(nèi)的百分比表示占 FPGA總資源的比例。
[0055] 表2本設(shè)計在Kintex7 XC7K325T FPGA上的資源消耗
[0057]本發(fā)明的GPS接收機不僅可以精確定位露天場景的地理位置坐標,同時為了精確 測量捕獲模塊的性能優(yōu)勢,本申請完成了大量GPS性能測試,通過一臺高性能矢量信號發(fā)生 器產(chǎn)生GPS的衛(wèi)星空中模擬信號,然后輸入到本設(shè)計的開發(fā)板射頻天線端。最終測得冷啟動 時間為1.17秒,熱啟動時間小于0.5秒,同時捕獲的靈敏度也能達到-145dBm,在信號極弱時 依然保持了對衛(wèi)星頻偏和碼偏的搜索能力。
[0058] 2)綜合結(jié)果
[0059]為了證實本發(fā)明電路可以被FPGA執(zhí)行,本發(fā)明的HDL描述代碼被進行了綜合以及 布局布線,并無錯誤地通過了FPGA實現(xiàn)流程。FPGA實現(xiàn)的目標器件為Kintex7 XC7K325T,但 不限于該型號的FPGA芯片。目標時序為147.456MHz的時鐘頻率,該時序得到收斂,實際時鐘 頻率還可以更高。資源消耗情況為260個DSP48E1、55185個Slice LUTs和55163個Slice Registers。
[0060]本領(lǐng)域的普通技術(shù)人員將會意識到,這里所述的實施例是為了幫助讀者理解本發(fā) 明的原理,應(yīng)被理解為本發(fā)明的保護范圍并不局限于這樣的特別陳述和實施例。對于本領(lǐng) 域的技術(shù)人員來說,本發(fā)明可以有各種更改和變化。凡在本發(fā)明的精神和原則之內(nèi),所作的 任何修改、等同替換、改進等,均應(yīng)包含在本發(fā)明的權(quán)利要求范圍之內(nèi)。
【主權(quán)項】
1.基于優(yōu)化并行碼相位捜索的GPS捕獲電路,其特征在于,包括:下變頻電路、下采樣電 路、快速傅里葉變換電路、延時電路,C/A碼生成電路、反傅里葉變換電路、相干積分電路、求 模電路、非相干積分電路、Π 限判決電路; 數(shù)字中頻信號作為下變頻電路的輸入,所述下變頻電路的輸出作為下采樣電路輸入, 所述下采樣電路的輸出作為快速傅里葉變換電路的輸入,所述快速傅立葉變換的輸出作為 延時電路的輸入,通過延時電路輸出得到第一信號;所述延時電路的輸出與C/A碼生成電路 的輸出相乘得到的第二信號作為反傅里葉變換電路的輸入,所述第二信號包括若干支路信 號,所述反傅里葉變換電路的輸出作為相干積分電路的輸入,所述相干積分電路的輸出作 為求模電路的輸入,所述求模電路的輸出作為非相干積分電路的輸入,所述非相干積分電 路的輸出作為口限判決線路的輸入,所述口限判決電路輸出判決結(jié)果; 所述下變頻電路包括:第一存儲模塊、數(shù)據(jù)轉(zhuǎn)換器、數(shù)字頻率合成器;所述數(shù)字中頻信 號首先存儲到第一存儲模塊,第一存儲模塊的輸出作為數(shù)據(jù)轉(zhuǎn)換器的輸入,所述數(shù)據(jù)轉(zhuǎn)換 器的輸出與數(shù)字頻率合成器的輸出相乘的結(jié)果作為下變頻電路的輸出; 所述下采樣電路包括:低通濾波器、8倍下采樣模塊、第二存儲器;所述低通濾波器的輸 出作為8倍下采樣模塊的輸入,所述8倍下采樣模塊的輸出作為第二存儲器的輸入,所述第 二存儲器的輸出作為下采樣電路的輸出; 所述快速傅立葉變換模塊包括:第一快速傅里葉變換單元,所述下采樣電路的輸出作 為快速傅里葉變換模塊的輸出; 所述延時電路包括若干延時單元,所述若干延時單元排成陣列形式,每一個延時單元 對應(yīng)一路第一信號中的支路信號,用于對該路信號進行一個時鐘周期的延時,且所述延時 電路的輸入為快速傅里葉變換模塊的輸出,若干延時單元的輸出一起作為延時電路的輸 出; 所述C/A碼生成電路包括:C/A碼生成器、第二快速傅里葉變換單元、碼偏補償單元;所 述C/A碼生成器產(chǎn)生的C/A碼作為第二快速傅立葉變換單元的輸入,所述第二快速傅立葉變 換單元的輸出與碼偏補償單元相乘的結(jié)果作為C/A碼生成電路的輸出; 所述反傅里葉變換電路包括若干反傅里葉變換單元,所述若干反傅里葉變換單元排成 陣列形式,每一個反傅里葉變換單元對應(yīng)一路第二信號中的支路信號,用于對該路信號進 行W IkHz為間隔的頻域捜索的并行化; 所述相干積分電路包括若干相干積分運算單元,所述若干相干積分運算單元排成整列 形式,每一個相干積分運算單元對應(yīng)一個反傅里葉變換單元; 所述求模電路包括若干求模運算單元,所述若干求模運算單元排成陣列形式,每一個 求模運算單元對應(yīng)一個相干積分運算單元; 所述非相干積分電路包括若干非相干積分運算單元,所述若干非相干積分運算單元排 列成陣列形式,每一個非相干積分運算單元對應(yīng)一個求模運算單元; 所述口限判決電路包括:峰均比計算電路、第一峰均比比較模塊、第二峰均比比較模 塊;所述峰均比計算模塊包括若干峰均比計算單元,所述若干峰均比計算單元排成陣列形 式,每一個峰均比計算單元對應(yīng)一個非相干積分計算單元;所述峰均比計算模塊的輸出作 為第一峰均比比較模塊的輸入,所述第一峰均比比較模塊的輸出作為第二峰均比比較模塊 的輸入。2. 根據(jù)權(quán)利要求1所述的基于優(yōu)化并行碼相位捜索的GPS捕獲電路,其特征在于,所述 第一存儲器深度為1638400,寬度為化k特,寫入時鐘為16.386MHz,讀取時鐘為147.456MHz。3. 根據(jù)權(quán)利要求1所述的基于優(yōu)化并行碼相位捜索的GPS捕獲電路,其特征在于,所述 低通濾波器通帶帶寬為2.046MHz。4. 根據(jù)權(quán)利要求1所述的基于優(yōu)化并行碼相位捜索的GPS捕獲電路,其特征在于,所述 第二存儲器深度為204800。5. 根據(jù)權(quán)利要求1所述的基于優(yōu)化并行碼相位捜索的GPS捕獲電路,其特征在于,所述 碼偏補償單元為旋轉(zhuǎn)因子。
【文檔編號】G01S19/30GK106093981SQ201610397137
【公開日】2016年11月9日
【申請日】2016年6月6日 公開號201610397137.4, CN 106093981 A, CN 106093981A, CN 201610397137, CN-A-106093981, CN106093981 A, CN106093981A, CN201610397137, CN201610397137.4
【發(fā)明人】嚴余偉, 宋天陽, 張又鑫, 傅曉宇, 魏冰然, 張君易
【申請人】電子科技大學(xué)
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