極低噪聲粒子探測系統(tǒng)和讀出芯片的制作方法
【專利摘要】本申請涉及極低噪聲粒子探測系統(tǒng)和讀出芯片。一種用于極低噪聲粒子探測器的讀出芯片包括多個(gè)通道，每個(gè)通道包括：輸入級JFET，接收極低噪聲粒子探測器的輸出信號；前端CMOS放大電路，與所述輸入級JFET耦接，對所述輸出信號進(jìn)行放大。本申請的技術(shù)方案能夠改善讀出芯片噪聲性能。
【專利說明】
極低噪聲粒子探測系統(tǒng)和讀出巧片
技術(shù)領(lǐng)域
[0001] 本公開設(shè)及粒子探測技術(shù)，具體而言，設(shè)及極低噪聲粒子探測系統(tǒng)和讀出忍片。
【背景技術(shù)】
[0002] 近年來，在在越來越多的諸如天文實(shí)驗(yàn)的粒子探測應(yīng)用中，專用集成電路ASIC (Application Specific Integrated Cir州it)被用于大規(guī)模密集型探測器的讀出系統(tǒng)。 ASIC在體積、功耗等方面的優(yōu)勢，遠(yuǎn)遠(yuǎn)超過采用分立元件組成的讀出系統(tǒng)。隨著大規(guī)模探測 陣列的發(fā)展，相應(yīng)的高密度ASIC讀出系統(tǒng)成為當(dāng)下研究的熱點(diǎn)。
[0003] -般而言，讀出系統(tǒng)可采用兩種方案。一種是純CMOS器件方案，即前放讀出都采用 CMOS工藝制作。另一種是探測器和分立J陽T(化nction Field-Effect Transistor JWT) 器件集成的方案，探測器輸出和JFET輸入在探測器娃片上按制作工藝標(biāo)準(zhǔn)直接連接。
[0004] 然而，運(yùn)些方案在噪聲性能或體積等方面仍難W滿足需求。因此，需要改進(jìn)的粒子 探測系統(tǒng)和讀出忍片方案，尤其是用于極低噪聲粒子探測的讀出忍片和系統(tǒng)。
[0005] 在所述【背景技術(shù)】部分公開的上述信息僅用于加強(qiáng)對本公開的背景的理解，因此它 可W包括不構(gòu)成對本領(lǐng)域普通技術(shù)人員已知的現(xiàn)有技術(shù)的信息。

【發(fā)明內(nèi)容】

[0006] 本申請公開一種極低噪聲粒子探測系統(tǒng)和讀出忍片，能夠改善讀出忍片噪聲性 能。
[0007] 根據(jù)本公開的一個(gè)方面，提供一種用于極低噪聲粒子探測器的讀出忍片，所述讀 出忍片包括多個(gè)通道，每個(gè)通道包括：
[000引輸入級JFET，接收極低噪聲粒子探測器的輸出信號；
[0009 ]前端CMOS放大電路，與所述輸入級JFET禪接，對所述輸出信號進(jìn)行放大。
[0010] 根據(jù)一些實(shí)施例，所述極低噪聲粒子探測器為無放大功能的半導(dǎo)體探測器。
[0011] 根據(jù)一些實(shí)施例，所述前端CMOS放大電路包括CMOS放大器及禪接于所述CMOS放大 器的輸入端和輸出端之間的反饋結(jié)構(gòu)。
[0012] 根據(jù)一些實(shí)施例，所述反饋結(jié)構(gòu)包括：
[0013] 并聯(lián)連接的反饋電阻和反饋電容;或者
[0014] 并聯(lián)連接的開關(guān)元件和反饋電容。
[0015] 根據(jù)一些實(shí)施例，所述CMOS放大器的輸入管滿足如下條件：
[0016] L = Lmin
[0017]
[001 引
[0019] 其中L為所述輸入管的溝道長度，W為所述輸入管的溝道寬度，Lmin為工藝臨界尺 寸;Cin為讀出忍片的輸入端總電容，Kf、C。v、C。x為工藝相關(guān)參數(shù)，ENC為等效噪聲電荷。
[0020] 根據(jù)一些實(shí)施例，讀出忍片還包括:濾波成形電路，與所述前端CMOS放大電路的輸 出端禪接。
[0021] 根據(jù)一些實(shí)施例，所述濾波成形電路為CR-(RC)D有源濾波電路，所述濾波成形電 路的達(dá)峰時(shí)間滿足如下條件：
[0022]
[0023] 其中T為達(dá)峰時(shí)間，Apx為像素面積。
[0024] 根據(jù)一些實(shí)施例，所述濾波成形電路的達(dá)峰時(shí)間選擇為使得輸入級JFET的串聯(lián)白 噪聲和并聯(lián)白噪聲之和最小。
[0025] 根據(jù)一些實(shí)施例，所述讀出忍片包括:第一導(dǎo)電型半導(dǎo)體襯底，所述輸入級JFET和 所述前端CMOS放大電路形成在所述半導(dǎo)體襯底上。
[00%]根據(jù)一些實(shí)施例，輸入級JFET包括：
[0027] 形成在所述第一導(dǎo)電型半導(dǎo)體襯底中的第二導(dǎo)電型隔離深阱；
[0028] 形成在所述第二導(dǎo)電型隔離深阱之上的第一導(dǎo)電型底柵；
[0029] 形成在所述第一導(dǎo)電型底柵之上的第二導(dǎo)電型溝道區(qū)；
[0030] 形成在所述第二導(dǎo)電型溝道區(qū)之上的第一導(dǎo)電型頂柵W及位于所述第一導(dǎo)電型 頂柵兩側(cè)的源/漏電極，所述第一導(dǎo)電型頂柵與所述源/漏電極之間通過淺槽隔離區(qū)進(jìn)行電 隔離。
[0031] 根據(jù)本發(fā)明的另一方面，提供一種極低噪聲粒子探測系統(tǒng)，包括極低噪聲粒子探 測器W及前述讀出忍片。
[0032] 根據(jù)本發(fā)明的一些實(shí)施例，輸入級JFET可通過標(biāo)準(zhǔn)CMOS工藝集成在讀出忍片內(nèi)， 且獲得了與分立型JFET相當(dāng)?shù)男阅堋?br>[0033] 根據(jù)本發(fā)明的一些實(shí)施例，讀出忍片輸入級使用CMOS工藝上寄生JFET，后續(xù)電路 采用標(biāo)準(zhǔn)CMOS器件制作，解決了純CMOS器件的讀出忍片噪聲性能不佳的問題。同時(shí)，消除了 基于分立型JFET器件設(shè)計(jì)的讀出電路體積較大，難于擴(kuò)展到多通道的問題。
[0034] 本公開的其他特性和優(yōu)點(diǎn)將通過下面的詳細(xì)描述變得顯然，或部分地通過本公開 的實(shí)踐而習(xí)得。
【附圖說明】
[0035] 通過參照附圖詳細(xì)描述其示例實(shí)施例，本公開的上述和其它特征及優(yōu)點(diǎn)將變得更 加明顯。
[0036] 圖1示意性示出根據(jù)本發(fā)明一實(shí)施例的用于極低噪聲粒子探測器的讀出忍片；
[0037] 圖2A和圖2B示意性示出根據(jù)本發(fā)明實(shí)施例的前端CMOS放大電路；
[0038] 圖3示出根據(jù)本發(fā)明實(shí)施例的濾波成形電路；
[0039] 圖4示出JFET等效噪聲分析結(jié)構(gòu)；
[0040] 圖5示出根據(jù)本發(fā)明實(shí)施例的CMOS內(nèi)寄生JFET的結(jié)構(gòu)示意圖；
[0041] 圖6示意性示出根據(jù)本發(fā)明一實(shí)施例的極低噪聲粒子探測系統(tǒng)。 具體實(shí)施例
[0042] 現(xiàn)在將參考附圖更全面地描述示例實(shí)施例。然而，示例實(shí)施例能夠W多種形式實(shí) 施，且不應(yīng)被理解為限于在此闡述的實(shí)施例;相反，提供運(yùn)些實(shí)施例使得本公開將全面和完 整，并將示例實(shí)施例的構(gòu)思全面地傳達(dá)給本領(lǐng)域的技術(shù)人員。在圖中相同的附圖標(biāo)記表示 相同或類似的部分，因而將省略對它們的重復(fù)描述。
[0043] 此外，所描述的特征、結(jié)構(gòu)或特性可W W任何合適的方式結(jié)合在一個(gè)或更多實(shí)施 例中。在下面的描述中，提供許多具體細(xì)節(jié)從而給出對本公開的實(shí)施例的充分理解。然而， 本領(lǐng)域技術(shù)人員將意識到，可W實(shí)踐本公開的技術(shù)方案而沒有特定細(xì)節(jié)中的一個(gè)或更多， 或者可W采用其它的加速系統(tǒng)、組元、材料、裝置、步驟等。在其它情況下，不詳細(xì)示出或描 述公知結(jié)構(gòu)、加速系統(tǒng)、裝置、實(shí)現(xiàn)、材料或者操作W避免模糊本公開的各方面。
[0044] 圖1示意性示出根據(jù)本發(fā)明一實(shí)施例的用于極低噪聲粒子探測器的讀出忍片。運(yùn) 里所稱的極低噪聲粒子探測器，是指噪聲在10個(gè)電子QOe-) W下的探測器，例如無放大功 能的半導(dǎo)體探測器，諸如Si-PIN(siIicon positive-intrinsic-negative)探測器、S抓 (silicon Drift Detector)探測器、CZT(蹄鋒儒；cadmium zinc telluride)探測器等，但 本發(fā)明不限于此。
[0045] 如圖1所示，根據(jù)本發(fā)明實(shí)施例的用于極低噪聲粒子探測器的讀出忍片100可包括 多個(gè)通道(例如，N通道），每個(gè)通道可包括輸入級JFET 110和前端CMOS放大電路120。根據(jù)一 些實(shí)施例，讀出忍片100還可包括濾波成形電路130和電流源140。
[0046] 如圖1所示，讀出忍片100集成N個(gè)讀出通道，具有模擬放大和成形功能等，將探測 器輸出信號經(jīng)過片內(nèi)JFET器件接收，再經(jīng)過前端CMOS放大電路放大W及進(jìn)一步濾波成形， 可實(shí)現(xiàn)模擬輸出。
[0047] 參照圖1，輸入級JFET 110接收極低噪聲粒子探測器的輸出信號。輸入級JFET 110 可工作在源跟隨器模式，但本發(fā)明不限于此，也可采用例如共源級放大或其他形式。電流源 140可為JFET 110提供偏置電流。電流源140可W是外部電流源。
[004引輸入級JFET 110可通過標(biāo)準(zhǔn)CMOS工藝集成在讀出忍片100內(nèi)，且獲得了與分立型 J陽T相當(dāng)?shù)男阅?。由于輸入級J陽T 110是通過標(biāo)準(zhǔn)CMOS工藝集成在讀出忍片100內(nèi)，故也稱 為寄生J陽T。前端CMOS放大電路120則采用標(biāo)準(zhǔn)CMOS工藝制造。
[0049] 參照圖1，前端CMOS放大電路120可與所述輸入級JFET 110禪接，對所述輸出信號 進(jìn)行放大。探測器輸出的信號經(jīng)過輸入級JFET 110后，信號參數(shù)基本不發(fā)生改變，所W需要 連接前置放大電路將其進(jìn)一步放大。
[0050] 根據(jù)本發(fā)明的實(shí)施例，讀出忍片輸入級使用CMOS工藝上寄生JFET，后續(xù)電路采用 標(biāo)準(zhǔn)CMOS器件制作，解決了純CMOS器件的讀出忍片噪聲性能不佳的問題（1/f等噪聲性能不 佳），同時(shí)消除了基于分立型JFET器件設(shè)計(jì)的讀出電路體積較大，難于擴(kuò)展到多通道的問 題。根據(jù)本發(fā)明實(shí)施例的集成JFET器件的讀出忍片可W得到極低的噪聲性能。
[0051] 濾波成形電路130可與所述前端CMOS放大電路120的輸出端禪接。濾波成形電路 130輸出的信號可為準(zhǔn)高斯信號，將該信號送出到忍片外部，可由多道分析儀處理。
[0052] 圖2A和圖2B示意性示出根據(jù)本發(fā)明實(shí)施例的前端CMOS放大電路。
[0化3] 如圖2A和2B所示，前端CMOS放大電路包括CMOS放大器202及禪接于所述CMOS放大 器的輸入端和輸出端之間的反饋結(jié)構(gòu)204A或204B。
[0054] 前端CMOS放大電路可采用電荷靈敏放大結(jié)構(gòu)。如圖2A和2B所示，反饋結(jié)構(gòu)可W選 擇連續(xù)型復(fù)位結(jié)構(gòu)，例如包含并聯(lián)連接的反饋電阻R或者作為電阻使用的MOS管和反饋電容 C;或者開關(guān)型復(fù)位結(jié)構(gòu)，例如包含并聯(lián)連接的開關(guān)元件K和反饋電容C。
[0055] 根據(jù)本發(fā)明實(shí)施例，根據(jù)試驗(yàn)獲取的寄生JFET參數(shù)，CMOS放大器的輸入管的選擇 可滿足如下條件：
[0056] L = Lmin
[0化7]
[0化引
[0059] L為所述輸入管的溝道長度，W為所述輸入管的溝道寬度，Lmin為工藝臨界尺寸;Cin 為CMOS放大器的輸入端總電容，Kf為1/f噪聲系數(shù)，Cdv為交疊電容密度，Cdx為柵電容密度， ENC為等效噪聲電荷。Cin = Cj+Cp+Cg，是J陽T輸出級對地電容、JFET放大級與該級連線電容、 輸入MOS管柵極電容之和。因?yàn)槭堑凸脑O(shè)計(jì)，輸入管偏置電流可在幾百iiA量級，前置放大 電路加入的轉(zhuǎn)換增益將在1 (V/fC)。
[0060] 圖3示出根據(jù)本發(fā)明實(shí)施例的濾波成形電路。
[0061] 如圖3所示，根據(jù)本發(fā)明實(shí)施例的濾波成形電路可為CR-(RC)n有源濾波電路。濾波 成形電路可與前端CMOS放大電路形成極零相消。CR-(RC)D有源濾波電路的濾波階數(shù)n和達(dá) 峰時(shí)間可根據(jù)噪聲需求、功耗需求等因素綜合確定。根據(jù)本發(fā)明的一些實(shí)施例，達(dá)峰時(shí)間T 的范圍可滿足如下條件：
[0062]
[0063] Apx為像素面積。
[0064] 根據(jù)一實(shí)施例，如圖3所示，可采用兩級濾波結(jié)構(gòu):T型濾波+增益為1的Sallen-key 濾波;成形時(shí)間可調(diào)節(jié)。濾波電路也有一定的放大作用，約為3m(VfC)。
[0065] 下面描述根據(jù)本發(fā)明實(shí)施例的通過JFET等效噪聲分析得到達(dá)峰時(shí)間T的一種選取 方式，使得輸入級JFET的串聯(lián)白噪聲和并聯(lián)白噪聲之和最小。
[0066] 圖4示出JFET等效噪聲分析結(jié)構(gòu)。
[0067] 參見圖4，
[006引
[0069]
[0070] eni是JFET溝道熱噪聲，en2是由晶體管偏壓電阻Rb和信號源阻抗Zs引起的熱噪聲， en3是J陽T的1處噪聲。
[007。 JFET輸入端的電壓Vnl、Vn河表示為：
[0072；
[0074]
[0073] JFET輸入級的等效噪聲電壓Uin可表示為：
[0075]
[0076]
[0077]
[007引
[0079] 上式等效噪聲電荷中的S項(xiàng)分別為串聯(lián)白噪聲、串聯(lián)1/f噪聲、并聯(lián)白噪聲。其中 :讀，續(xù)是噪聲功率譜密度;。n是輸入端總電容，包含探測器電容、輸入節(jié)點(diǎn)寄生電容、W及 輸入管的柵-源電容;T是成形電路達(dá)峰時(shí)間，Af為定義1/f噪聲的常量。
[0080] 由公式可W看出，串聯(lián)白噪聲隨達(dá)峰時(shí)間而減小，1/f噪聲不隨達(dá)峰時(shí)間改變，而 并聯(lián)白噪聲隨著達(dá)峰時(shí)間而增加。在低頻范圍，JFET的噪聲主要包含串聯(lián)白噪聲和1/f噪 聲，在高頻段，1/f噪聲幾乎可W被忽略。所W噪聲優(yōu)化主要考慮如何選擇最優(yōu)的成形電路 達(dá)峰時(shí)間，W使串聯(lián)白噪聲和并聯(lián)白噪聲之和最小。
[0081] 下面描述根據(jù)本發(fā)明實(shí)施例的獲取標(biāo)準(zhǔn)CMOS工藝內(nèi)集成寄生JFET的基本參數(shù)方 法。
[0082] 通常的CMOS工藝中會給出標(biāo)準(zhǔn)器件的原理圖和版圖，其性能參數(shù)都是經(jīng)過驗(yàn)證符 合工藝模型的。寄生JFET不屬于標(biāo)準(zhǔn)器件，需要針對選取的CMOS工藝手動添加原理圖和設(shè) 計(jì)版圖，研究確定器件版圖中柵極、源級、漏極W及深N阱等的尺寸和布局，使其符合工藝模 型和標(biāo)準(zhǔn)JFET的結(jié)構(gòu)、性能參數(shù)。CMOS工藝內(nèi)寄生JFET的參數(shù)包括：導(dǎo)通電阻R。。，夾斷電壓 Vnf f，輸入電容參數(shù)，最高工作頻率fmax，直流特性I-V曲線，最大飽和電流Idss，柵極電流，交 流特性跨導(dǎo)GmW及RF特性，其中柵極電流和輸入電容與低噪聲特性直接相關(guān)。基于標(biāo)準(zhǔn) J陽T模型，反復(fù)對比得到的寄生JFET器件特性參數(shù)、曲線，直到找到符合要求的JFET器件結(jié) 構(gòu)及其參數(shù)。另外，還可進(jìn)行CMOS內(nèi)寄生JFET低溫下參數(shù)特性確定W及建模等。進(jìn)行一系列 標(biāo)準(zhǔn)CMOS工藝上寄生JFET參數(shù)的仿真對比，可得到優(yōu)化的寄生JFET參數(shù)及模型。針對選定 的工藝實(shí)驗(yàn)找到合適的寄生JFET寬長比，W及在此條件下的導(dǎo)通電阻、輸入電容、柵極電流 等參數(shù)，將其用于讀出忍片的設(shè)計(jì)。
[0083] 圖5示出根據(jù)本發(fā)明實(shí)施例的CMOS內(nèi)寄生JFET的結(jié)構(gòu)示意圖。
[0084] 參照圖5,輸入級J陽T形成在第一導(dǎo)電型(P型或N型)半導(dǎo)體襯底502上。如前所述， 前端CMOS放大電路等其他CMOS電路結(jié)構(gòu)也形成于半導(dǎo)體襯底502上。
[0085] 如圖5所示，輸入級JFET可包括形成在所述第一導(dǎo)電型半導(dǎo)體襯底502中的第二導(dǎo) 電型隔離深阱504,第二導(dǎo)電型與第一導(dǎo)電型相反，可W為N型或P型。
[0086] 第一導(dǎo)電型底柵506形成在所述第二導(dǎo)電型隔離深阱504之上。
[0087] 第二導(dǎo)電型溝道區(qū)508形成在所述第一導(dǎo)電型底柵506之上。
[0088] 第一導(dǎo)電型頂柵510W及位于所述第一導(dǎo)電型頂柵510兩側(cè)的源/漏電極512形成 在所述溝道區(qū)508之上。所述第一導(dǎo)電型頂柵510與所述源/漏電極512之間通過例如淺槽隔 離區(qū)（STD514進(jìn)行電隔離。STI相比傳統(tǒng)的本征氧化隔離，能減少電極間漏電流，使器件具 有更大的源-漏工作電壓，同時(shí)保持低的導(dǎo)通電阻Ron。
[0089] 另外，在第二導(dǎo)電型隔離深阱504之上在第一導(dǎo)電型底柵506兩側(cè)形成有第一導(dǎo)電 型電接觸部516,用于電連接第一導(dǎo)電型底柵506,并同時(shí)將其電連接到表面底柵連接電極 517W與其他部件電連接。在第二導(dǎo)電型隔離深阱504之上在第一導(dǎo)電型電接觸部516兩側(cè) 形成有第二導(dǎo)電型電接觸部518,用于電連接第二導(dǎo)電型隔離深阱504,并同時(shí)將其電連接 到表面引出電極519W連接到例如預(yù)定電位。
[0090] 參照圖5, JFET器件噪聲和輸入電阻都比MOS器件低，導(dǎo)電溝道在其體內(nèi)，不存在 CMOS器件由于表面或界面所引起的1/f噪聲。
[0091] 另外，溝道被包圍在頂柵和底柵之間，頂柵和底柵之間通過外部連接在一起，運(yùn)種 雙柵極結(jié)構(gòu)溝道能從頂部和底部結(jié)點(diǎn)同時(shí)耗盡，使得溝道夾斷電壓更低。底柵/深阱結(jié)點(diǎn)能 夠有助于得到低電容、高擊穿電壓參數(shù)。
[0092] 根據(jù)本發(fā)明一實(shí)施例，探測器的陽極與JFET的柵極相連，連接距離盡量短，引入的 雜散電容要盡量小，避免使整個(gè)讀出系統(tǒng)的噪聲劣化。探測器的陽極與JFET的柵極可采用 絲焊(wiring bonding)的連接方式，不封裝讀出忍片，直接將其與探測器、PCB板打線連接， 從而連線距離短，減小引線雜散電容和封裝寄生電容。
[0093] 根據(jù)本發(fā)明一實(shí)施例，輸入JFET工作在源級跟隨器模式，器件由電流源提供偏置 電流。運(yùn)種模式下，JFET器件工作狀態(tài)可W跟隨變化的輸入信號電流和漏電流自動調(diào)整，探 測器陽極收集到的電荷通過柵極電流泄放，不會引起信號的堆疊。
[0094] 圖6示意性示出根據(jù)本發(fā)明一實(shí)施例的極低噪聲粒子探測系統(tǒng)，包括極低噪聲粒 子探測器610和前面所描述的讀出忍片620。極低噪聲粒子探測器可包括Si-PIN、SDD和CZT 半導(dǎo)體探測器等，但本發(fā)明不限于此。讀出忍片620參見前面的描述，此處不再寶述。
[0095] 通過W上的詳細(xì)描述，本領(lǐng)域的技術(shù)人員易于理解，根據(jù)本公開實(shí)施例的系統(tǒng)和 加速系統(tǒng)具有W下優(yōu)點(diǎn)中的一個(gè)或多個(gè)。
[0096] 根據(jù)本發(fā)明的一些實(shí)施例，輸入級JFET可通過標(biāo)準(zhǔn)CMOS工藝集成在讀出忍片內(nèi)， 且獲得了與分立型JFET相當(dāng)?shù)男阅堋?br>[0097] 根據(jù)本發(fā)明的一些實(shí)施例，讀出忍片輸入級使用CMOS工藝上寄生JFET，后續(xù)電路 采用標(biāo)準(zhǔn)CMOS器件制作，解決了純CMOS器件的讀出忍片噪聲性能不佳的問題。同時(shí)，消除了 基于分立型JFET器件設(shè)計(jì)的讀出電路體積較大，難于擴(kuò)展到多通道的問題。
[0098] 根據(jù)本發(fā)明一些實(shí)施例，輸入JFET工作在源級跟隨器模式，器件由電流源提供偏 置電流。運(yùn)種模式下JFET器件工作狀態(tài)可W跟隨變化的輸入信號電流和漏電流自動調(diào)整， 探測器陽極收集到的電荷通過柵極電流泄放，不會引起信號的堆疊。
[0099] 本領(lǐng)域技術(shù)人員可W理解，附圖只是示例實(shí)施例的示意圖，附圖中的模塊或過程 并不一定是實(shí)施本公開所必須的，因此不能用于限制本公開的保護(hù)范圍。
[0100] 本領(lǐng)域技術(shù)人員可W理解上述各模塊可W按照實(shí)施例的描述分布于裝置中，也可 W進(jìn)行相應(yīng)變化位于不同于本實(shí)施例的一個(gè)或多個(gè)裝置中。上述實(shí)施例的模塊可W合并為 一個(gè)模塊，也可W進(jìn)一步拆分成多個(gè)子模塊。
[0101] W上具體地示出和描述了本公開的示例性實(shí)施例。應(yīng)該理解，本公開不限于所公 開的實(shí)施例，相反，本公開意圖涵蓋包含在所附權(quán)利要求的精神和范圍內(nèi)的各種修改和等 效布置。
【主權(quán)項(xiàng)】
1. 一種用于極低噪聲粒子探測器的讀出芯片，其特征在于，所述讀出芯片包括多個(gè)通 道，每個(gè)通道包括： 輸入級JFET，接收極低噪聲粒子探測器的輸出信號； 前端CMOS放大電路，與所述輸入級JFET耦接，對所述輸出信號進(jìn)行放大。2. 如權(quán)利要求1所述的讀出芯片，其特征在于，所述極低噪聲粒子探測器為無放大功能 的半導(dǎo)體探測器。3. 如權(quán)利要求1所述的讀出芯片，其特征在于，所述前端CMOS放大電路包括CMOS放大器 及耦接于所述CMOS放大器的輸入端和輸出端之間的反饋結(jié)構(gòu)。4. 如權(quán)利要求3所述的讀出芯片，其特征在于，所述反饋結(jié)構(gòu)包括： 并聯(lián)連接的反饋電阻和反饋電容;或者 并聯(lián)連接的開關(guān)元件和反饋電容。5. 如權(quán)利要求3所述的讀出芯片，其特征在于，所述CMOS放大器的輸入管滿足如下條 件：兵干L73所還緬八官的判迫長皮，W73所還緬人管的溝道寬度，Uin為工藝臨界尺寸；Cin 為讀出芯片的輸入端總電容，Kf XcivXc*為工藝相關(guān)參數(shù)，ENC為等效噪聲電荷。6. 如權(quán)利要求1所述的讀出芯片，其特征在于，還包括： 濾波成形電路，與所述前端CMOS放大電路的輸出端耦接。7. 如權(quán)利要求6所述的讀出芯片，其特征在于，所述濾波成形電路為CR-(RC)"有源濾波 電路，所述濾波成形電路的達(dá)峰時(shí)間滿足如下條件：^vt1 Lyywspp'j IHj8. 如權(quán)利要求6或7所述的讀出芯片，其特征在于，所述濾波成形電路的達(dá)峰時(shí)間選擇 為使得輸入級JFET的串聯(lián)白噪聲和并聯(lián)白噪聲之和最小。9. 如權(quán)利要求1所述的讀出芯片，其特征在于，所述讀出芯片包括： 第一導(dǎo)電型半導(dǎo)體襯底，所述輸入級JFET和所述前端CMOS放大電路形成在所述半導(dǎo)體 襯底上， 其中，所述輸入級JFET包括： 形成在所述第一導(dǎo)電型半導(dǎo)體襯底中的第二導(dǎo)電型隔離深阱； 形成在所述第二導(dǎo)電型隔離深阱之上的第一導(dǎo)電型底柵； 形成在所述第一導(dǎo)電型底柵之上的第二導(dǎo)電型溝道區(qū)； 形成在所述第二導(dǎo)電型溝道區(qū)之上的第一導(dǎo)電型頂柵以及位于所述第一導(dǎo)電型頂柵 兩側(cè)的源/漏電極，所述第一導(dǎo)電型頂柵與所述源/漏電極之間通過淺槽隔離區(qū)進(jìn)行電隔 離。10. -種極低噪聲粒子探測系統(tǒng)，其特征在于，包括： 極低噪聲粒子探測器； 如權(quán)利要求1-9所述的讀出芯片。
【文檔編號】G01T1/00GK106019351SQ201610581669
【公開日】2016年10月12日
【申請日】2016年7月21日
【發(fā)明人】王科, 王娜
【申請人】中國科學(xué)院高能物理研究所