一種基于fpga多處理器的數(shù)字存儲(chǔ)示波器的制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明是應(yīng)用于電子和通信技術(shù)等行業(yè)的一種儀器，具體地涉及一種基于FPGA多處理器的數(shù)字存儲(chǔ)示波器。
【背景技術(shù)】
[0002]隨著電力電子和通信技術(shù)等行業(yè)的高速發(fā)展，示波器作為產(chǎn)品設(shè)計(jì)和調(diào)試中不可或缺的一個(gè)儀器得到了廣泛的應(yīng)用。由于工程師對示波器的要求也越來越高，數(shù)字存儲(chǔ)示波器以其強(qiáng)大的分析計(jì)算功能逐漸取代了模擬示波器。實(shí)時(shí)采樣率、實(shí)時(shí)帶寬是衡量數(shù)字存儲(chǔ)示波器的兩個(gè)重要指標(biāo)，然而工程師往往忽略了另一個(gè)重要指標(biāo)一波形捕獲率。
[0003]波形捕獲率是指示波器的采樣時(shí)間占總測量時(shí)間的比例。波形捕獲率小就會(huì)漏掉許多待測波形，就很難觀察到波形中的偶發(fā)事件。波形捕獲率取決于整個(gè)示波器的采樣、處理、存儲(chǔ)和顯示模塊的結(jié)構(gòu)。如圖1，這是傳統(tǒng)數(shù)字存儲(chǔ)示波器的整體架構(gòu)，待測信號經(jīng)過放大器，由A/D進(jìn)行采樣，采樣的數(shù)據(jù)由處理器控制存入內(nèi)存，處理器經(jīng)過分析、計(jì)算參數(shù)等再將波形顯示到顯示器。處理器在進(jìn)行數(shù)據(jù)存儲(chǔ)和處理的這段時(shí)間是不能進(jìn)行采樣的，那么這段時(shí)間就是所謂的“死區(qū)時(shí)間”，一般示波器的采樣時(shí)間只占總測量時(shí)間的1%，因此大多數(shù)的信號信息丟失，這就大大降低了產(chǎn)品調(diào)試的效率。

【發(fā)明內(nèi)容】

[0004]本發(fā)明就是針對上述問題，彌補(bǔ)現(xiàn)有技術(shù)的不足，提供一種基于FPGA多處理器的數(shù)字存儲(chǔ)示波器，有效的提高整體的測量效率，不僅減少“死區(qū)時(shí)間”，而且提高波形捕獲率，對電路中的故障調(diào)試的速度也得到提高。
[0005]為實(shí)現(xiàn)本發(fā)明的上述目的，本發(fā)明采用如下技術(shù)方案。
[0006]本發(fā)明一種基于FPGA多處理器的數(shù)字存儲(chǔ)示波器，其中包括信號調(diào)理及觸發(fā)模塊、并行波形采集模塊、波形協(xié)處理模塊、核心處理器及顯示模塊；其結(jié)構(gòu)要點(diǎn)是:信號調(diào)理及觸發(fā)模塊包括放大器、A/D采樣和觸發(fā)時(shí)基，并行波形采集模塊包括第一路采樣處理器、第二路采樣處理器，分別與之相連的FIFO，通過FIFO輸出的信號送給核心處理器；顯示模塊包括波形顯示存儲(chǔ)器、顯示處理器、顯存、顯示器，波形協(xié)處理模塊與波形顯示存儲(chǔ)器相連。
[0007]作為本發(fā)明的一種優(yōu)選方案，所述核心處理器將采集完的數(shù)據(jù)及時(shí)的搬移到內(nèi)部的數(shù)據(jù)存儲(chǔ)器中，在采樣的時(shí)間里，核心處理器進(jìn)行基本的數(shù)字信號處理，得出信號的周期、頻率、峰值等基本參數(shù)，為后期的顯示做準(zhǔn)備。
[0008]作為本發(fā)明的另一種優(yōu)選方案，所述波形協(xié)處理模塊為一個(gè)單獨(dú)的處理器，將每次觸發(fā)采集的波形數(shù)據(jù)映射到波形顯示存儲(chǔ)器中；所述波形顯示存儲(chǔ)器將采集到的波形映射成顯示器上即將顯示的點(diǎn)陣形式。
[0009]進(jìn)一步地，所述顯示處理器控制波形顯示的模塊，接受核心處理器的指令，對波形進(jìn)行縮放、平移、放大顯示。
[0010]本發(fā)明的有益效果是。
[0011]本發(fā)明采用FPGA的多處理器結(jié)構(gòu)，多處理器并行處理提高整機(jī)的性能，并行波形采集模塊減小了波形采集的“死區(qū)時(shí)間”，記錄了更多的波形信息；波形協(xié)處理器有效的記錄多次采集的波形，并將波形處理的任務(wù)從核心處理中分擔(dān)過來，大大提高了每秒采集到的波形數(shù)，波形捕獲率最高可達(dá)到100，000wfms/s，高捕獲率有利于觀察偶發(fā)的信號，提高捕獲異常信號的概率。
【附圖說明】
[0012]圖1是本發(fā)明一種基于FPGA多處理器的數(shù)字存儲(chǔ)示波器結(jié)構(gòu)框圖。
【具體實(shí)施方式】
[0013]如圖1所示，為本發(fā)明一種基于FPGA多處理器的數(shù)字存儲(chǔ)示波器結(jié)構(gòu)框圖。
[0014]圖中包括控信號調(diào)理及觸發(fā)模塊、并行波形采集模塊、波形協(xié)處理模塊、核心處理器及顯示模塊；信號調(diào)理及觸發(fā)模塊包括放大器、A/D采樣和觸發(fā)時(shí)基，并行波形采集模塊包括第一路采樣處理器、第二路采樣處理器，分別與之相連的FIFO，通過FIFO輸出的信號送給核心處理器；顯示模塊包括波形顯示存儲(chǔ)器、顯示處理器、顯存、顯示器，波形協(xié)處理模塊與波形顯示存儲(chǔ)器相連。
[0015]本發(fā)明所述核心處理器將采集完的數(shù)據(jù)及時(shí)的搬移到內(nèi)部的數(shù)據(jù)存儲(chǔ)器中，在采樣的時(shí)間里，核心處理器進(jìn)行基本的數(shù)字信號處理，得出信號的周期、頻率、峰值等基本參數(shù)，為后期的顯示做準(zhǔn)備。所述波形協(xié)處理模塊為一個(gè)單獨(dú)的處理器，將每次觸發(fā)采集的波形數(shù)據(jù)映射到波形顯示存儲(chǔ)器中；所述波形顯示存儲(chǔ)器將采集到的波形映射成顯示器上即將顯示的點(diǎn)陣形式。所述顯示處理器控制波形顯示的模塊，接受核心處理器的指令，對波形進(jìn)行縮放、平移、放大等顯示。
【主權(quán)項(xiàng)】
1.一種基于FPGA多處理器的數(shù)字存儲(chǔ)示波器，其中包括信號調(diào)理及觸發(fā)模塊、并行波形采集模塊、波形協(xié)處理模塊、核心處理器及顯示模塊；其特征在于:信號調(diào)理及觸發(fā)模塊包括放大器、A/D采樣和觸發(fā)時(shí)基，并行波形采集模塊包括第一路采樣處理器、第二路采樣處理器，分別與之相連的FIFO，通過FIFO輸出的信號送給核心處理器；顯示模塊包括波形顯示存儲(chǔ)器、顯示處理器、顯存、顯示器，波形協(xié)處理模塊與波形顯示存儲(chǔ)器相連。2.根據(jù)權(quán)利要求1所述的一種基于FPGA多處理器的數(shù)字存儲(chǔ)示波器，其特征在于:所述核心處理器將采集完的數(shù)據(jù)及時(shí)的搬移到內(nèi)部的數(shù)據(jù)存儲(chǔ)器中，在采樣的時(shí)間里，核心處理器進(jìn)行基本的數(shù)字信號處理，得出信號的周期、頻率、峰值等基本參數(shù)，為后期的顯示做準(zhǔn)備。3.根據(jù)權(quán)利要求1所述的一種基于FPGA多處理器的數(shù)字存儲(chǔ)示波器，其特征在于:所述波形協(xié)處理模塊為一個(gè)單獨(dú)的處理器，將每次觸發(fā)采集的波形數(shù)據(jù)映射到波形顯示存儲(chǔ)器中；所述波形顯示存儲(chǔ)器將采集到的波形映射成顯示器上即將顯示的點(diǎn)陣形式。4.根據(jù)權(quán)利要求1所述的一種基于FPGA多處理器的數(shù)字存儲(chǔ)示波器，其特征在于:所述顯示處理器控制波形顯示的模塊，接受核心處理器的指令，對波形進(jìn)行縮放、平移、放大
【專利摘要】一種基于FPGA多處理器的數(shù)字存儲(chǔ)示波器。本發(fā)明能夠有效的提高整體的測量效率，不僅減少“死區(qū)時(shí)間”，而且提高波形捕獲率，對電路中的故障調(diào)試的速度也得到提高。其中包括信號調(diào)理及觸發(fā)模塊、并行波形采集模塊、波形協(xié)處理模塊、核心處理器及顯示模塊；其結(jié)構(gòu)要點(diǎn)是：信號調(diào)理及觸發(fā)模塊包括放大器、A/D采樣和觸發(fā)時(shí)基，并行波形采集模塊包括第一路采樣處理器、第二路采樣處理器，分別與之相連的FIFO，通過FIFO輸出的信號送給核心處理器；顯示模塊包括波形顯示存儲(chǔ)器、顯示處理器、顯存、顯示器，波形協(xié)處理模塊與波形顯示存儲(chǔ)器相連。
【IPC分類】G01R13/02
【公開號】CN105445514
【申請?zhí)枴緾N201410489204
【發(fā)明人】史樹元
【申請人】史樹元
【公開日】2016年3月30日
【申請日】2014年9月23日